1.EDA技术概述精选.ppt

内容： 1、EDA技术综述 2、FPGA/CPLD结构原理 3、VHDL语言 4、实验： -Quartus II软件及一位全加器设计 -交通灯信号控制器设计 参考教材：《EDA技术与应用》王紫婷编 兰州大学出版社 EDA方法及实验 实习报告要求 1、理论部分： ※EDA技术概念 ※EDA技术开发流程 ※FPGA/CPLD概念和结构特点 ※什么是VHDL？ 2、实验部分： （1）全加器： ※实验目的 ※实验内容（过程、原理图） ※实验结果（仿真图和测试结果） （2）交通灯： ※实验目的 ※实验内容（过程、源程序） ※实验结果（仿真图和测试结果） 3、总结、体会、建议 第1部分 EDA技术概述 知识点概要： 1、掌握EDA技术以及IP核的基本概念，EDA技术的开发流程以及自定向下的设计方法。 2、了解EDA技术的实现目标、EDA技术的优势、以及基本的EDA工具。 1.1 EDA技术及其发展 EDA（ Electronic Design Automation，电子设计自动化）。依赖计算机，在EDA工具软件平台上，对以HDL（Hardware Description Language）为主的设计文件，自动完成逻辑化简、分割、综合、布局布线，以及逻辑优化和仿真测试等功能，直至实现既定性能的电子线路系统功能。 EDA技术发展 20世纪70年代：PCB编辑、布局布线（CAD） 20世纪80年代：逻辑设计、仿真（CAD、CAE） 20世纪90年代：EDA技术 20世纪90年代后期（SoC：System on Chip） 1.2 EDA技术的优势 大大降低设计成本，缩短设计周期 简化设计文档的管理 日益强大的逻辑仿真测试技术 自顶向下的设计方法 设计者拥有完全的自主权 规范标准，具有良好的可移植与可测试性 1.3自顶向下设计方法 自底向上的设计方法是一种低效、低可靠性、费时费力、成本高昂的设计方法 自顶向下的设计方法已是EDA技术的首选设计方法，是ASIC或FPGA开发的主要设计手段 设计说明书 建立HDL行为模型 HDL行为仿真 HDL-RTL级建模 前端功能仿真 逻辑综合 测试向量生成 功能仿真 结构综合 门级时序仿真 硬件测试 设计完成 自顶向下的设计流程 1.4 EDA设计流程 原理图/HDL文本编辑 综合 FPGA/CPLD 适配 FPGA/CPLD 编程下载 FPGA/CPLD 器件和电路系统 时序与功能 门级仿真 1、功能仿真 2、时序仿真 逻辑综合器 结构综合器 1、JTAG方式下载 2、针对SRAM结构的配置 3、配置器件编程 功能仿真 1、设计输入 图形输入 原理图输入、状态图输入、波形图输入 兼容性差 HDL文本输入 最基本、最有效和最通用的输入方式 2、综合 将软件转换为硬件电路的关键步骤 将电路高级语言转化成低级的，可与FPGA/CPLD的基本结构相映射的网表文件或程序 映射并不是唯一的 3、适配 将由综合器产生的网表文件配置于指定的目标器件中，使之产生最终的下载文件 主要包括底层器件配置、逻辑分割、逻辑优化、逻辑布局布线操作 4、仿真 时序仿真：接近真实器件的仿真，精度高 功能仿真：直接对设计输入的逻辑功能进行测试模拟，以了解其功能是否满足设计要求 5、编程下载 把适配后的下载或配置文件，通过编程器或编程电缆向FPGA或CPLD下载，以便进行硬件调试和验证（Hardware Debugging） EDA工具大致可以分为如下5个模块： 设计输入编辑器 仿真器 HDL综合器 适配器(或布局布线器) 下载器(编程器) 1.5 EDA基本工具 1、输入编辑器 输入编辑器可接受不同的设计输入表达方式： 原理图输入方式 状态图输入方式 波形图输入方式 文本输入方式 2、综合器 综合器是将设计者在EDA平台上编辑输入的HDL文本、原理图描述，依据给定的硬件结构组件和约束控制条件进行编译、优化、转换和综合，最终获得门级电路甚至更底层的电路描述网表文件。 显然，综合器是软件描述与硬件实现的一座桥梁。综合过程是将电路的高级语言描述转换成低级的，可与FPGA/CPLD基本结构相映射的网表文件。 比较常用、性能良好的HDL综合器有如下三种： Synopsys公司的Synplify Pro综合器 Synopsys公司的DC-FPGA综合器 ?Mentor的Leonardo Spectrum综合器和Precision RTL Synthesis综合器 综合器完成一个独立的设计步骤，一般为其他EDA环境调用，它的使用也有两种模式：图形模式（显示窗口界面）和命令行模式(Shell模式，不出现界面，在后台运行)