计算机组成原理ch5-2.ppt

　　前面介绍的八条典型指令用方框图语言表示的指令周期如图5.12所示。 从图中可以看出， 由于是在相同的CPU结构上解释指令， 因此所有指令的取指周期是完全相同的， 均占用一个CPU周期。 但是由于各条指令完成不同的功能， 它们的执行周期也各不相同， 如MOV、 ADD、 INC、 DEC和JMP指令是一个CPU周期， 而LAD和STO指令是两个CPU周期。 JNZ指令比较特殊， 若操作控制器采用硬连线控制， 则其执行周期只需要一个CPU周期； 若操作控制器采用微程序控制， 由于要同时考虑状态条件的取值和分支地址的确定， 因此其执行周期需要一个或两个CPU周期。 　　框图中DBUS代表数据总线， ABUS(D)代表数据Cache的地址总线， ABUS(I)代表指令Cache的地址总线， RD(D)代表数据Cache的读命令， WE(D)代表数据Cache的写命令， RD(I)代表指令Cache的读命令。 　　在图5.12中， 每条指令解释完后都要进入一个公操作部分， 用符号“　～ 　”表示。 在公操作期间， CPU开始进行一些特殊的操作， 如判断并处理各类中断请求、 DMA请求、 总线请求等， 若无任何请求， 那么CPU就根据当前PC值从指令Cache中取下一条指令。 图5.12　用方框图语言表示各指令的指令周期 　　［例5.1］　图5.13所示为双总线结构机器的数据通路。 其中， IR为指令寄存器， PC为程序计数器(具有自增功能)， M为主存(受　　　信号控制， 既存放指令又存放数据）， AR为地址寄存器， DR为数据缓冲寄存器， ALU由加、 减控制信号决定完成何种操作， 控制信号G控制的是一个门电路， 它相当于两条总线之间的桥。 另外， 线上标注有小圈表示有控制信号， 例如yi表示y寄存器的输入控制信号， R1o为寄存器R1的输出控制信号。 未标字符的线为直通线， 不受控制。 　　另外， 当Ri有效时， 根据目的寄存器Rd的编码决定R0i、 R1i、 R2i、 R3i中哪一个控制信号有效； 当Ro有效时， 根据源寄存器Rs和目的寄存器Rd的编码决定R0o、 R1o、 R2o、R3o中哪一个控制信号有效。 　 (1) “ADD Rs， Rd”指令完成（Rd）+（Rs）→Rd的功能操作， 假设该指令的地址已放入PC中， 画出其指令周期流程图， 并列出相应的微操作控制信号序列。 　 (2) “SUB Rs， Rd”指令完成（Rd）－（Rs）→Rd的功能操作， 假设该指令的地址已放入PC中， 画出其指令周期流程图， 并列出相应的微操作控制信号序列。 图5.13　双总线结构机器的数据通路 　　解： (1) 在图5.13中， 虽说采用双总线结构， 但由于A总线和B总线都为单向传送总线，将B总线上的数据传送到A总线时需经过一个门电路， 且该门电路受一个节拍电位信号G的控制， 故每次有数据经过门电路时都需要一个CPU周期。 指令周期包括取指周期和执行周期两个部分， 根据双总线结构的特点， 画出“ADD Rs， Rd”指令的指令周期流程图如图5.14(a)所示， 图的右边标注了每一个CPU周期中用到的微操作控制信号序列。 　　 (2) 由于是在相同的数据通路上完成不同指令解释的， 因此ADD和SUB指令取指周期完成的操作完全相同； 由于完成的功能不同， 因此它们在执行周期完成的操作和所需的微操作控制信号也不相同。 根据双总线结构的特点， 画出“SUB Rs， Rd”指令的指令周期流程图如图5.14(b)所示， 图的右边标注了每一个CPU周期中用到的微操作控制信号序列。 图5.14　ADD和SUB指令周期流程图 (a) 加法; (b) 减法 　　［例5.2］　单总线结构机器的数据通路如图5.15所示。 其中， IR为指令寄存器， PC为程序计数器， MAR为主存地址寄存器， MDR为主存数据缓冲寄存器， R0～Rn-1为n个通用寄存器， Y为ALU的输入数据暂存寄存器， Z为ALU的结果暂存寄存器， SR为状态寄存器。　　(1) “ADD Rd， Rs1， Rs2”指令的功能是将Rs1和Rs2中的数据相加， 结果送入Rd中， 画出其指令周期流程图。 图5.15　单总线结构机器的数据通路 　　(2) “LOAD Rd， mem”指令的功能是执行读存储器数据到Rd， 其中mem为内存地址值，画出其指令周期流程图。 　　解： (1)根据单总线结构的特点， 画出“ADD Rd， Rs1， Rs2”指令的指令周期流程图如图5.16(a)所示。 　 (2) 根据单总线结构的特点， 画出“LOAD Rd， mem”指令的指令周期流程图如图5.16