Verilog HDL设计方法概述.pptVIP

层次管理的基本概念 复杂数字逻辑电路和系统的层次化、结构化设计隐含着硬件设计方案的逐次分解。在设计过程中的任意层次，硬件至少有一种描述形式。硬件的描述特别是行为描述通常称为行为建模。 在集成电路设计的每一层次，硬件可以分为一些模块，该层次的硬件结构由这些模块的互连描述，该层次的硬件的行为由这些模块的行为描述。这些模块称为该层次的基本单元。而该层次的基本单元又由下一层次的基本单元互连而成。 * 具体模块的设计编译和仿真的过程 在不同的层次做具体模块的设计，所用的方法也有所不同，在高层次上往往编写一些行为级的模块，通过仿真加以验证，其主要目的是系统性能的总体考虑和各模块的指标分配，并非具体电路的实现。因而，综合及其以后的步骤往往不需进行。 而当设计的层次比较接近底层时行为描述，往往需要用电路逻辑来实现，这时的模块不仅需要通过仿真加以验证，还需进行综合、优化、布线和后仿真。 总之，具体电路是从底向上逐步实现的。 * HDL 设 计 流 程 图 * 小结 掌握HDL设计方法应从学习Verilog HDL设计方法开始。 由于TOP_DOWN的设计方法是首先从系统设计入手，从顶层进行功能划分和结构设计。系统的总体仿真是顶层进行功能划分的重要环节，这时的设计是与工艺无关的。 * 由于Verilog语言简洁、高效、易用、功能强大，因此，逐渐为众多设计者接受和喜爱。 后来，Verilog-2001标准获得通过。 * Verilog是在C语言基础上发展而来的。从语法结构上，Verilog继承借鉴了C语言的很多语法结构，两者有许多相似之处。 * Verilog HDL设计方法概述 目 录 1.硬件描述语言 2.Verilog HDL的历史 3.Verilog HDL和 VHDL的比较 4.Verilog HDL目前的应用情况和适用的设计 5.采用Verilog HDL设计复杂数字电路的优点 6.采用硬件描述语言的设计流程简介 * 在数字逻辑设计领域，迫切需要一种共同的工业标准来统一对数字逻辑电路及系统描述，这样就能把系统设计工作分解为逻辑设计（前端）和电路实现（后端）两个互相独立而又相关的部分。 由于逻辑设计的相对独立性，就可以把专家们设计的各种常用数字逻辑电路和系统部件（如FFT算法、DCT算法部件）建成宏单元（Megcell) 或软核（Soft-Core）库供设计者引用，以减少重复劳动，提高工作效率。 * 1. 硬件描述语言HDL 硬件描述语言（Hardware Description Language， HDL）是一种用形式化方法来描述数字电路和设计数字逻辑系统的语言。 数字逻辑电路设计者利用这种语言来描述自己的设计思想，然后利用EDA工具进行仿真，再自动综合到门级电路，再用ASIC或FPGA实现其功能。 目前这种称之为高层次设计的方法已被广泛采用。 在美国硅谷目前约有90％以上的ASIC和FPGA已采用硬件描述语言方法进行设计。 * 2.1 什么是Verilog HDL Verilog HDL是硬件描述语言的一种，用于数字电子系统设计。 设计者用它来进行各种级别的逻辑设计，进行数字逻辑系统的仿真验证、时序分析、逻辑综合。 目前，在美国使用Verilog HDL进行设计的工程师大约有60000人，全美国有200多所大学教授用 Verilog 硬件描述语言的设计方法。 在我国台湾地区，几乎所有著名大学的电子和计算机工程系都讲授Verilog有关的课程。 * 2.2 Verilog HDL的产生及发展 1983年，由GDA (GateWay Design Automation)公司的Phillip Moorby首创。 Moorby后来成为Verilog-XL的主要设计者和Cadence公司（Cadence Design System）的第一个合伙人。 * 在1984-1985年，Moorby设计出了第一个关于Verilog-XL的仿真器，1986年，他对Verilog HDL的发展又作出了另一个巨大贡献：即提出了用于快速门级仿真的XL算法。 Verilog HDL的产生及发展 随着Verilog-XL算法的成功，Verilog HDL语言得到迅速发展。 1989年，Cadence公司收购了GDA公司，Verilog语言成为Cadence公司的私有财产。 1990年，Cadence公司决定公开Verilog HDL语言，于是成立了OVI （Open Verilog International）组织来负责Verilog HDL语言的发展。 1993年，几乎所有ASIC厂商都开始支持Verilog，并且认为Verilog-XL是最好的仿真器。同时，OVI推出2.0版本的Verilong规范，IEEE接收将OVI