采用嵌入式SOPC技术的电子秒表.docVIP

目录 1 摘 要 3 2 课题简介 4 3课程设计的内容 7 5设计过程 15 6结束语 20 7参考文献 21 一、摘 要 本设计是基于，利用Verilog HDLQuartus II软件以及FPGA实验操作平台来实现的重点是用硬件语言Verilog HDL 来描述数字表，偏重于软件设计。首先简单介绍了EDA Verilog HDL 语言，应用平台，之后阐述了数字表的设计思想和大体的设计流程，最后进入本设计的核心设计部分，用Verilog HDL 语言设计数字表电路，着重对进行了的【关键词】Verilog HDL 语言；Quartus II 软件；数字秒表 2.3 Verilog HDL语言及QuartusⅡ软件简介 Verilog HDL语言是1983年GDA公司的Phil Moorby首创的，之后Moorby有设计了Verilog-XL仿真器获得很大成功，也使得Verilog HDL语言得到发展和推广。Verilog HDL语言是在C语言的基础上发展而来的。从语法结构上看，Verilog HDL继承和借鉴了C语言的很多语法，两者有许多的相似之处，但Verilog HDL作为一种硬件描述语言，还是有本质的区别。即可适于可综合的电路设计，也可胜任电路和系统的仿真；能在多层次上对所设计的系统加以描述，从开关级、门级，寄存器传输级到行为级等都可以担任，而且没规模限制；灵活多变的电路描述风格，可进行行为描述，也可进行结构描述等；应用十分的广泛。 QuartusⅡ软件是Atlera的CPLD/FPGA集成开发软件，具有完善的可视化设计环境，并具有标准的EDA工具接口，基于QuartusⅡ进行EDA设计开发需要以下步骤:设计输入、编译、仿真、编程与验证等。 2.4 VHDL语言的特点 VHDL的程序结构特点是将一项工程设计，在对一个设计实体定义了外部界面后，一旦其内部开发完成后，其他的设计就可以直接调用这个实体。这种将设计实体分成内外部分的概念是VHDL系统设计的基本点。应用VHDL进行工程设计的优点是多方面的。（1）与其他的硬件描述语言相比，VHDL具有更强的行为描述能力，从而决定了他成为系统设计领域最佳的硬件描述语言。强大的行为描述能力是避开具体的器件结构，从逻辑行为上描述和设计大规模电子系统的重要保证。（2）VHDL丰富的仿真语句和库函数，使得在任何大系统的设计早期就能查验设计系统的功能可行性，随时可对设计进行仿真模拟。（3）VHDL语句的行为描述能力和程序结构决定了他具有支持大规模设计的分解和已有设计的再利用功能。符合市场需求的大规模系统高效，高速的完成必须有多人甚至多个代发组共同并行工作才能实现。（4）对于用VHDL完成的一个确定的设计，可以利用EDA工具进行逻辑综合和优化，并自动的把VHDL描述设计转变成门级网表。 （5）VHDL对设计的描述具有相对独立性，设计者可以不懂硬件的结构，也不必管理最终设计实现的目标器件是什么，而进行独立的设计。7段数码显示译码器 图5程序流程图 4.3 控制模块 计时模块的作用是针对计时过程进行控制。计时控制模块可用俩个按钮来完成秒表的启动、停止和复位。部分源程序如下： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY CTRL IS PORT( CLR,CLK,SP:IN STD_LOGIC; EN :OUT STD_LOGIC); …………………… ……………………… COM:PROCESS(SP,CURRENT_STATE) BEGIN END IF; END PROCESS; END BEHAVE; 4.4 时基分频模块 时基分频模块的作用把输入时钟信号变为分频输出信号。源程序： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY CB10 IS PORT( CLK: IN STD_LOGIC; CO : OUT STD_LOGIC); END CB10; ARCHITECTURE ART OF CB10 IS SIGNAL COUNT:STD_LOGIC_VECTOR (3 DOWNTO 0); BEGIN PROCESS(CLK) BEGIN IF RISING_EDGE(CLK)THEN IF COUNT=1001THEN COUNT=000