VLSI电路研发设计课设.docVIP

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VLSI电路研发设计课设

本文由fybysys贡献 pdf文档可能在WAP端浏览体验不佳。建议您优先选择TXT,或下载源文件到本机查看。 VLSI电路设计Ⅰ VHDL语言基础 2011.3 主要内容 硬件描述语言简介 VHDL基本结构 VHDL数据和表达式 VHDL描述语句 系统仿真 综合 硬件描述语言 HDL Hardware Description Language 广义地说,描述电子实体的语言:逻辑图,电路 图。硬件描述语言能在高层设计阶段描述硬件。 起源:大规模电路的出现,使得逻辑图、布尔方程不 太适用, 需要在更高层次上描述系统; 出现多种HDL语言,为便于信息交换和维护,出 现工业标准。 ? 分类:VHDL、Verilog HDL等。 硬件描述语言 HDL HDL语言的特点 用HDL语言设计电路能够获得非常抽象的描述 – 用HDL描述电路设计,在设计的前期就可以完成 电路功能级的验证 – 用HDL设计电路类似于计算机编程。带有注解的 文字描述更有利于电路的开发与调试 能提供HDL模拟器的公司:Cadence、 Altera、 Mentor Graphics、Synopsys等大型EDA公司和专 门公司 – 学习HDL的几点重要提示 了解HDL的可综合性问题 HDL有两种用途:系统仿真和硬件实现。如果程序只用于仿真,那么几乎所有的语 法和编程方法都可以使用。 但如果我们的程序是用于硬件实现(例如:用于FPGA 设计),那么我们就必须保证程序“可综合”(程序的功能可以用硬件电路实现)。 不可综合的HDL语句在软件综合时将被忽略或者报错。 我们应当牢记一点:“所有的 HDL描述都可以用于仿真,但不是所有的HDL描述都能用硬件实现。” 用硬件电路设计思想来编写HDL 学好HDL的关键是充分理解HDL语句和硬件电路的关系。 编写HDL,就是在描述一个 电路,我们写完一段程序以后,应当对生成的电路有一些大体上的了解, 而不能用纯软件 的设计思路来编写硬件描述语言。 要做到这一点,需要我们多实践,多思考,多总结。 语法掌握贵在精,不在多 30%的基本HDL语句就可以完成95%以上的电路设计,很多生僻的语句并不能被所有的 综合软件所支持,在程序移植或者更换软件平台时,容易产生兼容性问题,也不利于其他 人阅读和修改。建议多用心钻研常用语句,理解这些语句的硬件含义,这比多掌握几个新 语法要有用的多。 VHDL vs. Verilog HDL ● VHDL 和Verilog HDL都是用于逻辑设计的硬件描述语言并且都已 成为IEEE标准。VHDL是在1987年成为IEEE标准,Verilog HDL则 在1995年才正式成为IEEE标准。 ● VHDL和 Verilog HDL共同的特点: ◆能形式化地抽象表示电路的行为和结构 ◆支持逻辑设计中层次与范围的描述,可借用高级语言的精巧结构 来简化电路行为的描述 ◆具有电路仿真与验证机制以保证设计的正确性 ◆支持电路描述由高层次到低层次的综合转换 ◆硬件描述与实现工艺无关,有关工艺参数可通过语言提供的属性 包括进去便于文档管理,易于理解和设计重用。 VHDL vs. Verilog HDL Verilog HDL和VHDL又各有其自己的特点: ◆ Verilog HDL拥有更广泛的设计群体,成熟的资源也远比 VHDL丰富 ◆ Verilog HDL是一种非常容易掌握的硬件描述语言(类C语 言),而掌握VHDL设计技术就相对比较困难(语法要求严格) ◆一般认为Verilog HDL在系统级抽象方面比VHDL略差一些 而在门级开关电路描述方面比 VHDL强得多 ◆大学、研究机构更多使用VHDL,而工业界更多使用 Verilog HDL VHDL vs. Verilog HDL ■ 五年前,设计者使用Verilog和VHDL的情况 ● 美国:Verilog: 60%, VHDL: 40% ● 台湾:Verilog: 50%, VHDL: 50% ■ 目前,设计者使用Verilog和VHDL的情况 ● 美国、台湾:Verilog: 80%, VHDL: 20% ■ 两者的区别 ● VHDL侧重于系统级描述,从而更多的为系统级设计人员所采用 ● Verilog侧重于电路级描述,从而更多的为电路级设计人员所采用 VHDL vs. Verilog HDL VHDL简介 1980由美国国防部(DOD)推动作为VHSIC计划的一部分;

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