多处理器系统的流水总线设计研究.pdfVIP

高技术通讯2004·增刊 多处理器系统的流水总线设计① 张明②张民选邓让钰 (国防科学技术大学计算机学院 长沙411]1373) 摘要访存延迟是现代高性能微处理器的主要停顿原因，多处理器系统对于存储系统 的要求更加苛刻，总线系统作为存储部件的重要组成部分，其性能直接影响着整机的高速 工作特性。本文详细阐述了共享总线多处理器系统中总线设计的特点，分析了制约总线 性能的诸多因素，并结合x处理器中的实现，介绍了一种高速流水总线的实现方法。 关键词 多处理器系统，访存延迟，存储系统，流水总线 到流水事务、由地址数据线复用到地址数据线分离 0 引言 的进化历程。 本文主要探讨支持多处理器的系统总线设计技 早期的计算机系统中，处理器与存储器的速度 术，文章第1部分针对多处理器系统的工作特点，介 差距还不是十分明显，因此早期处理器(如INTEL绍了系统总线的性能与公平性等方面的要求；第2 8086)的系统总线非常简单，即通过处理器的I／0端部分详细介绍了自行设计的x高性能多处理器系 口直接读写片外存储器，而且总线操作都是原子操 统中事务流水总线技术；在第3节分析了该事务流 作。随着芯片制造工艺的发展，处理器与存储器的 水总线技术的性能可扩展性；最后在第4节进一步 速度差距越来越大，处理器直接访问片外主存储器 总结了事务流水总线技术。 将会造成CPU时间大量的浪费，对现代高性能处理 器的测试显示有半数以上的停顿是由于访存延迟引 1 多处理器系统中的总线特点 起的。为了解决二者的速度差异问题，高性能处理 器普遍采用了Cache缓存技术，多级Cache缓存构成多处理器系统中，总线的公平性与存取的绝对 存储系统完成处理器内核的存储操作，并通过系统 延迟同等重要，只有各个处理器的任务达到平衡才 总线(片内Cache)或者DMA通道(片外Cache)访问能更加充分地发挥系统的整机性能优势。这就要求 主存储器。为了控制单一芯片的设计规模以及实现 设计多机系统总线时既要考虑减少单一低存储延 与各种外部设备连接，出现了桥接技术，系统总线承 迟，还要充分考虑各处理机间访存性能的平衡问题。 担着处理器与桥之间全部数据的交换任务。 为了提高访存的性能、减少存取延迟，通常采用 当前，高性能处理器能够开发出来的指令级并 的方法有三种：一是随着物理制造技术的进步，增加 行性越来越高，从存储系统来看，提高存储带宽从某 总线带宽和提高总线时钟频率，可以明显地提高总 种意义上讲比降低单个存储访问的绝对延迟更加重 线的性能，这一点在多机系统中同样适用。但是由 要uJ。系统总线系统是存储系统的重要组成部分， 于物理方面的限制，如串扰、地弹、功耗等方面的影 也是处理器与外部设备进行数据交换的唯一通路， 响，通过这种方法提高总线性能已经越来越困难。 其性能直接影响着访存的速度并进而影响处理器系 二是进行块传输，增加单个总线事务中的数据传输 统的整体性能。总线频率、功耗以及I／0引脚数是 比率，减少了事务开销和处理机内部高速缓冲存储 制约系统总线性能的重要因素，系统结构设计人员 器的写入时间，进而隐藏更多的存储延迟。然而这 为克服这些客观因素，提高总线系统的性能而作了 种方法在多机系统中对于总线的公平性和流水执行 大量的研究。在过去20年间，总线技术的发展经历 性能存在负面影响，而且处理器的数目越多影响越 了由原子事务操作到分离事务操作、由非流水事务 大，因此在多机系统中传输块的大小必须合理设计， ①863计划(2002AAll0020)、国家自然科学基金和国防科学技术大学校预研(J003