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ModelSim SE 快速入门 本文以ModelSim SE 5.6版本为基础，介绍ModelSim SE的最基本用法，高深的我也不会 。??? 当你安装完ModelSim SE之后，可以将你的ModelSim SE的起始路径设置为你的工作目录（如e:\verilog），具体方法是在右键单击执行文件ModelSim SE的图标再点击属性栏，就可以看到ModelSim SE的起始位置，改为你的工作目录就可。??? 学习verilog语言也必须学习写它的testbench文件，即测试文件。建议从最开始就学习写，写一个程序写一个testbench。 ModelSim SE仿真用的文件也就是testbench文件。Testbench文件可以在仿真中发现你的逻辑错误，对于以后作较大的程序更适用。而避免让你在实际调试中的出现很多的问题而无头绪。??? 好，现在假设你在e:\verilog目录下有一个\div目录，该目录下有两个文件div.v和tdiv.v为一个分频时序描述文件和它的testbench文件。文件内容如下： e:\verilog\div\div.vmodule div(clk_i,clk_o,reset);parameter DIV_N = 4;input clk_i;input reset;output clk_o;reg clk_o;integer count; always @ (negedge reset or posedge clk_i)begin?? ??? if(!reset)??????? ??????? count = 0;??? else??????? if(count == 3)??????????? count = 0;??????? else??????????? count = count + 1;??????????? end always @ (negedge reset or posedge clk_i)begin?? ??? if(!reset)??????? ??????? clk_o = 0;??? else??? begin??????? if(count = (DIV_N/2 - 1))??????????? clk_o = 0;??????? else??????????? clk_o = 1;??? end??????????????????? end e:\verilog\div\tdiv.vmodule testdiv;reg clk_i;reg reset;wire clk_o; always #50 clk_i = ~clk_i; initialbegin??? #0??? reset = 0;clk_i = 0;??? #100? reset = 1;??? #2000 $stop;??? end div div1(.clk_i(clk_i),.clk_o(clk_o),.reset(reset));endmodule 下面是我们的仿真步骤：启动ModelSim SE, 首先看到在在ModelSim SE右边的窗口有ModelSim 这样的提示符。在提示符后，顺序运行以下命令：??? vlib work? 该命令的作用是在该目录下建立一个work目录，请注意不要用操作系统来新建一个work的文件夹，因为用操作系统建立的work文件夹并没有ModelSim SE自动生成的_info文件。??????? vmap work work??? 该命令的作用是将目前的逻辑工作库work和实际工作库work映射对应。??? vlog div.v? tdiv.v? 该命令的作用是编译这些文件，要注意的是文件可以单独分开编译，但是一定要先编译被调用的文件。假如是VHDL文件就可以用vcom file1,file2命令来编译。??? vsim testdiv? 仿真命令, 注意后面的参数必须为tdiv.v中的模块名。??? add wave/testdiv/ * 该命令的作用是将testbench文件tdiv.v中模块testdiv下所有的信号变量加到波形文件中去。这时候你也可以看到wave文件被打开。??? run 2000? 该命令的作用是运行2000个单位时间的仿真。也可以用run –all命令来一直仿真下去。??? 这时候就可以在wave窗口文件中看到你的仿真结果。??? 当然也可以观察其它窗口的结果，用view命令显示???? ???? view * 观察包括signals、wave、dataflow等窗口文件。也可以分别打开。例如用view signals来观察信号变量。