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2018-01-14 发布于河南
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DSP实验3的数据.doc

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DSP实验3的数据

256(00ff) 1024(03ff) InitC5402.asm .global _InitC5402 .global _OpenMcBSP .global _CloseMcBSP .global _READAD50 .include MMRegs.h _InitC5402: NOP LD #0, DP ; reset data–page pointer STM #0, CLKMD ; software setting of DSP clock STM #0, CLKMD ; (to divider mode before setting) TstStatu1: LDM CLKMD, A AND #01b, A ;poll STATUS bit BC TstStatu1, ANEQ STM #0xF7ff, CLKMD * STM #0x4007, CLKMD ; set C5402 DSP clock to 100MHz ; (based on DSK crystal at 20MHz) ******* Configure C5402 System Registers ******* STM #0x2000, SWWSR ; 2 wait cycle for IO space ; 0 wait cycle for dataprog spaces STM #0x0000,BSCR ; set wait states for bank switch: ; 64k mem bank, extra 0 cycle between ; consecutive prog/data read ; STM #0x1800,ST0 ; ST0 at default setting ; STM #0x2900,ST1 ; ST1 at default setting(note:INTM=1) STM #0x00A0,PMST ; MC mode OVLY=1, vectors at 0080h ******* Set up Timer Control Registers ******* STM #0x0010, TCR ; stop on–chip timer0 STM #0x0010, TCR1 ; stop on–chip timer1 ; Timer0 is used as main loop timer ; STM #2499, PRD ; timer0 rate=CPUCLK/1/(PRD+1) ; =40M/2500=16KHz * STM #6249, PRD ; if CPU at 100M/6250=16KHz ******* Initialize McBSP1 Registers ******* STM SPCR1, McBSP1_SPSA ; register subaddr of SPCR1 STM #0000h, McBSP1_SPSD ; McBSP1 recv = left–justify ; RINT generated by frame sync STM SPCR2, McBSP1_SPSA ; register subaddr for SPCR2 ; XINT generated by frame sync STM #0000h, McBSP1_SPSD ; McBSP1 Tx = FREE(clock stops ; to run after SW breakpoint STM RCR1, McBSP1_SPSA ; register subaddr of RCR1 STM #0040h, McBSP1_SPSD ; recv frame1 Dlength = 16 bits STM RCR2, McBSP1_SPSA ; register subaddr of RCR2 STM #0040h, McBSP1_SPSD ; recv Phase = 1 ; ret frame2 Dlength = 16bits STM XCR1, McBSP1_SPSA ; register subaddr of XCR1 STM #0040h, McBSP1_SPSD ; set the same as recv STM XCR2, McBSP1_SPSA ; register subaddr of XCR2 STM #0040h, McBSP1_SPSD ; set the same as recv STM PCR, McBSP1_SPSA ; register subaddress of PCR STM #