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纳米级工艺下多核处理器功耗评估与优化技术 摘要：随着处理器设计进入纳米级工艺，功耗不可避免地成为阻碍摩尔定律继续快速前进的主要因素之一片上多核处理器(Chip Multiple Processors--CMP)已成为当今处理器设计的主流。本文主要从体系结构设计的角度，对纳米级工艺下片上多核处理器的功耗评估方法及不同构件的低功耗技术进行概括性介绍，为目前片上多核处理器的结构设计提供参考。 关键词：片上多核处理器低功耗 电路产生的功耗主要分为动态功耗和静态功耗。电路工作时的翻转率有关，主要由漏电流引起，不管电路是否工作，都一直存在。动态功耗供电电压和工作频率关系密切，静态功耗与阈值电压关系很大。随着线宽变窄及阈值电压的降低，静态功耗在总功耗中的比重正在不断增大。不能很好地控制90纳米级工艺条件下不断增大的漏电流，Intel就曾多次推迟其90纳米芯片的开发计划。代码设计完成之后进行功耗分析；（3）门级（网表级）的功耗分析方法，使用逻辑综合之后的门级网表和互连线延时模型，或者布局、布线完成之后的网表和版图寄生参数进行功耗分析；（4）晶体管级的功耗分析方法。其中前两个阶段的功耗分析方法由于不需要任何真实电路的实际信息，因此属于较高层次的功耗分析方式，一般在逻辑综合之前进行。门级和晶体管级的功耗分析方法必须在物理设计阶段进行。 在片上多核处理器的设计中，由于处理器各个层次的设计都受到功耗因素的制约，不同构件间又存在相互影响，能在设计早期就对功耗进行完整和准确的测量，并对不同的设计方案做出评价，具有非常重要的意义。在针对单核处理器方面，应用较为广泛的结构级功耗模拟器包括Wattch[1]、SimplePower[2]和PowerTimer[3]等，这些模拟器的基本做法是按照功能把处理器分成不同的模块，再使用结构级建模方法对每个模块赋予相应的功耗代价，并采用性能模拟器驱动方式，在该模块被访问时，计算出相应的功耗。另外，随着片上网络结构在多核处理器上的流行，针对片上网络功耗估计的高层模拟器也应运而生，如Orion[4]，就是针对片上互连部件如路由器（Router）等进行功耗建模的。 结构级功耗模拟的主要问题在于无法对处理器模块的实际电路特性（如晶体管尺寸、物理连线、实际工艺参数，以及电路形式等）进行准确的刻画，因此其功耗模拟误差较大。以目前应用最广泛的Wattch为例，它把处理器中的大部分结构归结为RAM/CAM两类结构，这种刻画方式过于抽象，不能很好地反应真实处理器设计中的情况；其次，对于处理器中普遍存在的大量随机控制逻辑，由于其实现形式不规则，也无法通过一个简单的抽象模型进行刻画。除此之外，面对新工艺与新结构，片上多核处理器的功耗建模还存在以下几个新的挑战： 纳米级工艺条件下的功耗新问题。 工艺进步使得片上多核处理器可以集成更多的晶体管，目前已经越来越多的处理器采用65nm和45nm设计，如正在研制中的龙芯3号多核处理器就采用了国际上较为先进的65nm工艺。在这种工艺条件下，工艺偏差对性能和功耗的影响加大，芯片的电压降以及在片波动（On-Chip Variation）问题严重，片上连线的互连宽度和延迟都显著增加，同时漏电功耗的比重越来越大，在工艺特征尺寸小于90纳米条件下广泛采用了多阈值电压工艺，因此必须慎重评估上述各个方面对多核处理器设计的影响，结合准确的电路与工艺参数进行功耗计算； 多核处理器所集成的单个处理器核必须保持良好的低功耗特性，因此不再像传统单处理器那样，为了一味地追求性能而采用十分复杂的结构，转而在设计中尽量使结构简洁有效，更加倾向于以往的嵌入式处理器内核的结构，因此以往的高性能通用处理器的功耗评估模型会显得不太适应。另外，对多核互连部件如交叉开关（crossbar）、router）、buffer）等需要进行单独的功耗建模。尤其是对于核间长距离的互连线，需要进行细致的功耗刻画； 对于同一种结构，其不同的物理实现方法会造成完全不同的功耗结果，如龙芯2F处理器核与龙芯2E处理器核采用了完全相同的体系结构，但通过物理设计中的一些优化手段，使得龙芯2F比龙芯2E处理器的平均功耗降低了30%~40%，因此必须考虑不同的物理实现方法对处理器功耗的影响；另外，传统的功耗模拟器都是针对以动态电路为主实现的高性能处理器进行建模，而在多核处理器中，单处理器核为了保持良好的低功耗特性，很多设计都开始由全定制动态电路设计转向静态电路设计，这样会使传统的基于动态电路刻画的处理器功耗模型不再适用。文[5]提出一种基于物理反馈的结构级功耗评估方法和平台。如图1所示，该功耗模拟平台包括高层模拟和底层实现两个部分，二者通过基于物理反馈的功耗模型库进行接口调用，能够灵活快速地对一个多核处理器的不同微体系结构进行功耗评估。其中底层实现部分包括对处理器各种基本块