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学 科： 微电子学与固体电子学 一!生!!!!一一
作者姓名： 郑晓亮 签名：
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指导教师： 余宁梅教授 签名：
答辩日期：
摘 要
伴随着现代大规模集成电路制造工艺的快速发展，芯片的测试和后端设计质量已经成
为制约芯片良率和设计成本的主要因素。设计工程师既要面对芯片制造过程中可能产生的
物理缺陷，又要面对后端设计过程中不确定因素，给芯片的测试和设计带来了挑战。可测
For
性设计(Design
片设计中扮演着不可或缺的角色。
GPS基带芯片中采用内建自测试技术和扫描技术分别对系统中RAM和一般逻辑进行测
试。通过整合内建自测试逻辑，实现RAM逻辑的内建扫描测试；通过采用提高故障覆盖率
的策略，如端口复用、旁路逻辑、门控可测试设计、RAM阴影逻辑测试、异步逻辑测试
等，使整个设计的扫描测试覆盖率达到了95．94％，完成了对芯片绝大多数逻辑测试的目
一
的。
180nm
GPS基带芯片的后端设计基于SM工c
芯片做功能级的形式验证，静态时序分析，动态时序仿真，版图设计规则检查和版图一致
性检查，保证版图级的时序、逻辑、物理版图的正确，提高一次性流片的成功率。
关键字：可测性设计；后端实现；版图设计；版图验证
西耋墨三垄堂堡主堂堡垒查
———————————————————————————一
AndBack·end
For Design
Baseband Testability
Title：GPS ChipDesign
Electronics
State 一
andSolid
Micro．electronics
Major2
Name： XiaoKang Signature：
Zheng ％怕％
Yh Signature：
Prof．Ningmei
Supervisor： 硼卜州
2
Date
Abstract
VLSImanufacture
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Accompany
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