微机原理 lecture05.pptVIP

* 存储单元的确定由地址译码电路来实现 译码：将某个特定的“编码输入”翻译为唯一“有效输出”的过程 译码电路可以使用门电路组合逻辑 译码电路更多的是采用集成译码器 常用的2:4译码器： 74LS139 常用的3:8译码器： 74LS138 常用的4:16译码器：74LS154 用高位地址线完成存储器芯片片选的设计方法 线选译码法 部分译码法 全译码法 注意地址范围的异同 * （1）线选译码法 线选法是指高位地址线不经过译码，直接作为存储芯片的片选信号。 每根高位地址线接一块芯片，用低位地址线实现片内寻址。 线选法的优点是结构简单，缺点是地址空间浪费大，整个存储器地址空间不连续，而且由于部分地址线未参加译码，还会出现地址重叠。 * A0～A10 （1） 2KB CS （4） 2KB CS （2） 2KB CS （3） 2KB CS 1 1 1 1 A11 A12 A13 A14 线选法结构图 假定某微机系统的存储容量为8KB，CPU寻址空间为64KB（即地址总线为16位），所用芯片容量为2KB（即片内地址为11位）。 * （2）部分译码法 部分译码法是将高位地址线中的一部分（而不是全部）进行译码，产生片选信号。 该方法常用于不需要全部地址空间的寻址能力，但采用线选法地址线又不够用的情况。 采用部分译码法时，由于未参加译码的高位地址与存储器地址无关，因此存在地址重叠问题。 当选用不同的高位地址线进行部分译码时，其译码对应的地址空间不同。 * Y1 Y0 Y2 Y3 A14 A13 2-4 译码器 8KB （1） CS 8KB （4） CS 8KB （2） CS 8KB （3） CS A15 （不参加译码） A0～A12 部分译码法结构 CPU地址总线为16位，存储器由4片容量为8KB的芯片构成时，采用部分译码法寻址32KB。 * （3）全译码法 全译码法是指将地址总线中除片内地址以外的全部高位地址接到译码器的输入端参与译码。 采用全译码法，每个存储单元的地址都是唯一的，不存在地址重叠，但译码电路较复杂，连线也较多。 全译码法可以提供对全部存储空间的寻址能力。当存储器容量小于可寻址的存储空间时，可从译码器输出线中选出连续的几根作为片选控制，多余的令其空闲，以便需要时扩充。 * 设CPU寻址空间为64KB，地址总线为16位，存储器由8片容量为8KB的芯片构成。 A13～A15 3-8 译码器 Y0 Y1 Y7 A0～A12 8KB （1） CS 8KB （2） CS 8KB （8） CS 全译码法结构 * 4. 存储芯片的读写控制 芯片OE与系统的读命令线相连 当芯片被选中、且读命令有效时， 存储芯片将开放并驱动数据到总线 芯片WE与系统的写命令线相连 当芯片被选中、且写命令有效时， 允许总线数据写入存储芯片 * 用多片1K×4b的SRAM芯片2114，组成2K×8b的存储器；CPU的地址线为12根。 使用 线选法 部分译码法 全译码法 1K×4b （1） A0～A9 WE OE CE D0～D3 * 1. 线选法 A9～A0 D4～D7 1K×4b （1） A9～A0 A0～A9 A11 A10 WE OE CE D0～D3 A0～A9 WE OE CE D0～D3 A0～A9 WE OE CE D0～D3 A0～A9 WE OE CE D0～D3 D0～D3 1K×4b （2） 1K×4b （3） 1K×4b （4） WR RD * 2. 部分译码法 RD A9～A0 D4～D7 A9～A0 A10 A0～A9 WE OE CE D0～D3 A0～A9 WE OE CE D0～D3 A0～A9 WE OE CE D0～D3 D0～D3 1K×4b （2） 1K×4b （3） 1K×4b （4） WR 1K×4b （1） A0～A9 WE OE CE D0～D3 * 3. 全译码法 A9～A0 D4～D7 1K×4b （1） A9～A0 A0～A9 b1 b0 E Y3 Y2 Y1 Y0 A11 A10 WE OE CE D0～D3 A0～A9 WE OE CE D0～D3 A0～A9 WE OE CE D0～D3 A0～A9 WE OE CE D0～D3 D0～D3 1K×4b （2） 1K×4b （3） 1K×4b （4） WR RD 2-4译码器 * * 在三种方式中，全相联映像方式比较灵活，Cache的块冲突概率最低、空间利用率最高，但是地址变换速度慢，而且成本高，实现起来比较困难；直接映像方式 是最简单的地址映像方式，成本低，易实现，地址变换速度快，而且不涉及其他两种映像方式中的替换算法问题。但这种方式不够灵活，Cache的块冲突概率最