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实验3 触发器电路结构与仿真 D触发器（不带复位端） 当clk为0时，主锁存器打开并且跟踪输入信号的变化。 当clk从0 变到1 时，主锁存器关闭，并且它的输出传送到从锁存器，从锁存器在clk为1 期间始终保持打开，但是由于主锁存器在此期间处于关闭状态并且其输出保持不变，因此从锁存器的输出只在这一期间的开始发生变化。 .TEMP 25.0000//温度设置语句 .param wn=1u wp=0.28u Lmin=0.28u vdd0=3.6v//参数及表达式定义语句 .lib gd018.l TT//库文件调用语句 .inc D.CDL//包含子电路文件 .global GND VDD//定义跨越所有子电路的全局节点 .options list node post//选项设置 .tran 1n 10us//瞬态分析语句，参数为瞬态分析的步长，终止时间 X1 CK D Q QN DFF//子电路调用语句，元件名必须以X开头（DFF为子电路参考名） VCC VDD 0 dc vdd0//电压源设置 C1 Q 0 1P//电容设置 VCK CK 0 PULSE(0v vdd0 1ns 2ns 2ns 20ns 40ns)//脉冲源输入（初始值 脉动值 延时 上升时间 下降时间 脉冲宽度 脉冲周期） Vd D 0 PULSE(0v vdd0 1ns 2ns 2ns 50ns 100ns)//脉冲源输入 .end D.CDL文件的编写 .SUBCKT DFF CK D Q QN//子电路定义开始语句，DFF为子电路参考名，后面四个为子电路外部电路参考节点，不能为0，为局部变量。 XI0 CKB CK D net0 TG1G NL=0.28U NW=1.0U PL=0.28U PW=1.0U XI1 net0 net1 IVG PL=0.28U PW=1.6U NL=0.28U NW=1.0U XI2 net1 net2 IVG PL=0.28U PW=1.6U NL=0.28U NW=1.0U XI3 CK CKB net2 net0 TG1G NL=0.28U NW=1.0U PL=0.28U PW=1.0U XI4 CK CKB net1 net3 TG1G NL=0.28U NW=1.0U PL=0.28U PW=1.0U XI5 net3 Q IVG PL=0.28U PW=1.6U NL=0.28U NW=1.0U XI6 Q QN IVG PL=0.28U PW=1.6U NL=0.28U NW=1.0U XI7 CKB CK QN net3 TG1G NL=0.28U NW=1.0U PL=0.28U PW=1.0U XI8 CK CKB IVG PL=0.28U PW=1.6U NL=0.28U NW=1.0U .ENDS//子电路终止语句 .SUBCKT TG1G CK CKB D Q//子电路定义开始语句，TG1G为子电路参考名，CMOS传输门 MP0 D CKB Q VDD PCH W=PW L=PL//pmos器件 MN0 D CK Q GND NCH W=NW L=NL//nmos器件 .ENDS//子电路结束语句 .SUBCKT IVG A Z//子电路定义开始语句，IVG为子电路参考名，CMOS 反相器 MN0 Z A GND GND NCH W=NW L=NL//nmos器件 MP0 Z A VDD VDD PCH W=PW L=PL//pmos器件 .ENDS//子电路结束语句 D触发器（带复位端） .SUBCKT TG1G CK CKB D Q MP0 D CKB Q VDD PCH W=PW L=PL MN0 D CK Q GND NCH W=NW L=NL .ENDS .SUBCKT IVG A Z MN0 Z A GND GND NCH W=NW L=NL MP0 Z A VDD VDD PCH W=PW L=PL .ENDS .SUBCKT HUOFEI CA CB CQ MP0 n0 CA VDD VDD PCH W=PW L=PL MP1 CQ CB n0 n0 PCH W=PW L=PL MN0 CQ CB GND GND NCH W=NW L=NL MN1 CQ CA GND GND NCH W=NW L=NL .ENDS * D触发器（不带复位端） 基于传输门的D锁存器 clk高电平期间，上面的TG导通，下面的TG断开，输入信号D被传送到输出端； clk低电平期间，上面的TG端口，下面的