第06讲 VHDL硬件描述语言.pptVIP

数值比较器 在一些数字系统中，经常需要比较两个数字的大小，为完成这一功能 所设计的各种逻辑电路统称为数值比较器。数值比较器根据比较数据的 位数不同，可以分为一位数值比较器和多位数值比较器。 通用多位数值比较器的核心代码如下 ： ENTITY comp IS GENERIC(X : INTEGER :=4); PORT( A, B : IN STD_LOGIC_VECTOR(X-1 DOWNTO 0); Y1,Y2,Y3 : OUT STD_LOGIC ); END comp; ARCHITECTURE fun OF comp IS BEGIN PROCESS(A,B) BEGIN IF AB THEN Y1=1; ELSE Y1=0; END IF; IF AB THEN Y2=1; ELSE Y2=0; END IF; IF A=B THEN Y3=1; ELSE Y3=0; END IF; END PROCESS; END fun; 数值比较器（续） 4位数值比较器的时序仿真波形图 奇偶校验器 奇偶校验器经常用在数字电路的检测中，用来检测一个二进制数据中的0或1的个数为奇数还是偶数，然后输出检测结果。 8位奇偶校验器的核心代码如下： ENTITY check_N IS PORT( A: IN STD_LOGIC_VECTOR(7 DOWNTO 0); Y: OUT STD_LOGIC ); END check_N; ARCHITECTURE fun OF check_N IS BEGIN PROCESS(A) VARIABLE temp: STD_LOGIC ; BEGIN temp:=1; FOR n IN 0 TO 7 LOOP temp:=temp xor A(n); END LOOP; Y=temp; END PROCESS; END fun; 8位奇偶校验器的时序仿真波形图如下： 时序逻辑电路设计 触发器 触发器是能够存储二值信号的基本单元电路。触发器的种类有很多，根据不同的功能可以分为D触发器、T触发器、JK触发器已经RS触发器等。 JK触发器的核心代码如下 ENTITY jk_trigger IS PORT( J,K,CLK: IN STD_LOGIC; Q: OUT STD_LOGIC ); END jk_trigger; ARCHITECTURE fun OF jk_trigger IS SIGNAL temp:STD_LOGIC ; BEGIN PROCESS(J,K,CLK) BEGIN IF (CLKEVENT AND CLK=1) THEN temp=(J AND NOT(temp)) OR ((NOT K) AND temp); END IF; END PROCESS; Q=temp; END fun; 触发器（续） 同步JK触发器的时序仿真波形图如下： 寄存器 寄存器用来存储二进制数值，其种类有很多中，常用的锁存器和移位寄存器等。本文中以一个通用寄存器来介绍寄存器的设计，包括清零、所存、左移和右移功能。 通用寄存器的核心代码如下： ENTITY reg IS GENERIC(n : Positive := 8); --寄存器宽度 PORT(CLK, shift_l, shift_r : IN STD_LOGIC; --时钟信号和左移、右移输入数值 mode : IN STD_LOGIC_VECTOR(1 DOWNT 0); --寄存器模式 datain : IN STD_LOGIC_VECTOR ((n-1) DOWNTO 0); --并行输入 dataout : OUT STD_LOGIC_VECTOR ((n-1) DOWNTO 0)); --并行输出 END reg； ARCHITECTURE fun OF reg IS S