第12章 时序逻辑电路节选.ppt

5.4.3 寄存器的应用 1、环形计数器 结构特点 即将FFn-1的输出Qn-1接到FF0的输入端D0。 工作原理 根据起始状态设置的不同，在输入计数脉冲CP的作用下，环形计数器的有效状态可以循环移位一个1，也可以循环移位一个0。即当连续输入CP脉冲时，环形计数器中各个触发器的Q端或端，将轮流地出现矩形脉冲。 2、扭环形计数器 结构特点 状态图 即将FFn-1的输出Qn-1接到FF0的输入端D0。 本节小结： 　　寄存器是用来存放二进制数据或代码的电路，是一种基本时序电路。任何现代数字系统都必须把需要处理的数据和代码先寄存起来，以便随时取用。 　　寄存器分为基本寄存器和移位寄存器两大类。基本寄存器的数据只能并行输入、并行输出。移位寄存器中的数据可以在移位脉冲作用下依次逐位右移或左移，数据可以并行输入、并行输出，串行输入、串行输出，并行输入、串行输出，串行输入、并行输出。 　　寄存器的应用很广，特别是移位寄存器，不仅可将串行数码转换成并行数码，或将并行数码转换成串行数码，还可以很方便地构成移位寄存器型计数器和顺序脉冲发生器等电路。 4位集成二进制同步可逆计数器74LS193 CR是异步清零端，高电平有效；LD是异步置数端，低电平有效；CPU是加法计数脉冲输入端；CPD是减法计数脉冲输入端； D0～D3是并行数据输入端；Q0～Q3是计数器状态输出端； CO是进位脉冲输出端；BO是借位脉冲输出端；多个74LS193级联时，只要把低位的CO端、BO端分别与高位的CPU、CPD连接起来，各个芯片的CR端连接在一起，LD端连接在一起，就可以了。 选用4个CP下降沿触发的JK触发器，分别用FF0、FF1、FF2 、FF3表示。 （二）、十进制同步计数器 状态图 输出方程： 时钟方程： 十进制同步加法计数器 状态方程 电路图 比较，得驱动方程： 将无效状态1010～1111分别代入状态方程进行计算，可以验证在CP脉冲作用下都能回到有效状态，电路能够自启动。 十进制同步减法计数器 选用4个CP下降沿触发的JK触发器，分别用FF0、FF1、FF2 、FF3表示。 状态图 输出方程： 时钟方程： 状态方程 次态卡诺图 比较，得驱动方程： 将无效状态1010～1111分别代入状态方程进行计算，可以验证在CP脉冲作用下都能回到有效状态，电路能够自启动。 电路图 十进制同步可逆计数器 集成十进制同步计数器 74190是单时钟集成十进制同步可逆计数器，其引脚排列图和逻辑功能示意图与74191相同。 74192是双时钟集成十进制同步可逆计数器，其引脚排列图和逻辑功能示意图与74193相同。 把前面介绍的十进制加法计数器和十进制减法计数器用与或门组合起来，并用U/D作为加减控制信号，即可获得十进制同步可逆计数器。 见书本P.152 表5-15 　　1．电路组成 　　5.3.2.1?异步二进制加法计数器 　　（1）分析：结构特点－低位触发器 Q 端接至高位触发器的 C 端。 　　（2）J = K = 1， Qn+1 = 翻转功能。 　　2．工作原理 　　（1）当第一个 CP 脉冲下降沿到来时， FF0 翻转， Q0 由 0 变为 1。而 Q0 的正跳变信号对触发器不起作用， FF1 、FF2 保持原态。计数器状态为 001。 　　（2）当第二个 CP 脉冲下降沿到来时， FF0 再次翻转， Q0 由 1 变为 0。 Q0 是负跳变信号，作用到 FF1 的 C 端，使 FF1 状态翻转， Q1 由 0 变为 1 。而 FF2 仍保持原态不变。计数器状态为010。 　　接收数码前，寄存器应清零。令 = 0，则 Q2Q1Q0 = 0 。 　　（3）按此规律，当第七个 CP 脉冲输入后，计数器的状态为 111，再输入一个 CP 脉冲，计数器的状态又恢复 000。 见flash 　　3．状态表 ??? ???? 输入 CP 脉冲 序号 0 0 0 0 1 0 0 1 2 0 1 0 3 0 1 1 4 1 0 0 5 1 0 1 6 1 1 0 7 1 1 1 8 0 0 0 　　4．波形图 　　5．特点 　　计数器是递增计数的，且从计数脉冲的输入到完成计数器状态的转换，各触发器的状态是由低位到高位，逐次翻转的，不是随计数脉冲的输入，各触发器状态同时翻转，所以称为异步加法计数器。 　　1．电路组成 　　结构特点：低位触发器端 接至高位触发器的 C 端。 　　2．工作原理 　　（1）当低位触发器的状态 Q 由 0 变为 1 时，而由 1 变为 0 即为负跳变脉冲，高一位触发器的 C 端接收到这个负跳变信号，发生翻转。 　　（2）当低位触发器的状态由 1 变为 0 时，高一位触发器将收到正跳变信号，其状态保持不变。