2016EDAVerilog05复杂数字电路设计.pptVIP

由两个m序列优选对逐位模2加得到。当改变其中一个序列的相位时，又可得到一个新的Gold 序列。 Gold序列虽然是由m序列模 2加得到的，但它已不再是m序列，不过它仍具有m序列优选对类同的自相关和互相关特性，而且构造简单，产生的序列数多，因而获得广泛的应用。 * * * * * 一个输出，一个输入 * 一个输出，一个输入 * * * * * * throughout * * * * * * * 虽然这种病态的代码不建议书写，但分析这些代码可以熟悉编译器、仿真器的工作特点 * 闪电符号，可行但不推荐 * * 2014.5.30讨论到这里 * 但是，对是对，一般这样写是给自己找麻烦 * * * ^组合逻辑 * * * * 锁存器电路建模时，用非阻塞赋值；（逻辑上是安全的） 因为：非阻塞复制语句的赋值在所有的 $display 命令执行之后才更新 strobe —— 闸门，频闪仪 * P——部分和 S——和 Ci AB都是1，或者AB中有一个是1，而进位值为1。 右边的电路图的实现，虽然在设计上用了中间项，作了递推的列式，实际上还是用 CO=!(!A!B+!A!CI+!B!CI)这样理解比较简单。 * 5.4 阻塞与非阻塞 移位寄存器 module pipeb3(q3,d,clk); output[7:0] q3; input[7:0] d; input clk; reg [7:0] q3,q2,q1; always @ (posedge clk) q1=d; always @ (posedge clk) q2=q1; always @ (posedge clk) q3=q2; endmodule 再换一种方法? module pipeb4(q3,d,clk); output[7:0] q3; input[7:0] d; input clk; reg [7:0] q3,q2,q1; always @ (posedge clk) q3=q2; always @ (posedge clk) q2=q1; always @ (posedge clk) q1=d; endmodule 观察那种方法能实现图示电路？ 再换一种方法? * 5.4 阻塞与非阻塞 移位寄存器 module pipen1(q3,d,clk); output[7:0] q3; input[7:0] d; input clk; reg [7:0] q3,q2,q1; always@ (posedge clk) begin q1 = d; q2 = q1; q3 = q2; end endmodule 再换一种方法? module pipen2(q3,d,clk); output[7:0] q3; input[7:0] d; input clk; reg [7:0] q3,q2,q1; always@ (posedge clk) begin q3 = q2; q2 = q1; q1 = d; end endmodule 观察那种方法能实现图示电路？ 再换一种方法? * 5.4 阻塞与非阻塞 移位寄存器 module pipen3(q3,d,clk); output[7:0] q3; input[7:0] d; input clk; reg [7:0] q3,q2,q1; always @ (posedge clk) q1=d; always @ (posedge clk) q2=q1; always @ (posedge clk) q3=q2; endmodule 再换一种方法? module pipen4(q3,d,clk); output[7:0] q3; input[7:0] d; input clk; reg [7:0] q3,q2,q1; always @ (posedge clk) q3=q2; always @ (posedge clk) q2=q1; always @ (posedge clk) q1=d; endmodule 观察那种方法能实现图示电路？ 再换