基于CPLD秒表计时器设计.doc

设计题目: 基于CPLD秒表计时器设计 院 系: 一系 专 业: 电子科学与技术 班 级: 0 3 0 6 姓 名: 指导老师: 华中科技大学武昌分校 2006年12月18日 毕业设计(论文)任务书 学生姓名 朱 林 志 专业班级 电子科学与技术系 指导教师 乐 雄 军 工作单位 武汉理工大学 设计(论文)题目: 基于CPLD秒表计时器设计 设计（论文）主要内容： 1.学习LPLD语言、实施原理。 2.设计数字电路、数码显示电路。 3.利用实验箱编制并调试出程序。 要求完成的主要任务: 1. 设计精度为1％的秒表数字电路。 2. 设计可调时间的中断装置、数字调节； 3. 设计并调试电路。 主要参考文献： 1.廖裕评.CPLD数字电路设计.清华大学出版社，2001年10月. 2.丁镇生. CPLD原理及应用. 电子工业出版社, 2003年1月. 3. 单片机原理及其应用方面的资料 4．电路设计方面的资料。 指导教师签名 系 主 任签名 院长签名(章)_____________ 开题报告 1.设计目的和意义 本次设计目的主要分为以下几点: 1.进一步熟练掌握汇编语言程序设计方法； 2.熟悉秒表的设计思路； 3.熟悉闹铃基本的原理及利用汇编语言设计的思路 4.熟悉时分调整及秒表/时钟共功能转化的设计思路； 5.熟悉产品开发过程，增强实际动手能力。 计时器在许多领域中均得到普遍应用，诸如在体育比赛、公共汽车到站时间统计中需进行计时和统计。现今的计时器通常只能通过启/停按键实现断点计时的功能，即通过启/停按键来记录一段时间。这种计时器查看的时间只能为计时结束时刻。实际的应用中往往需要在不影响正常计时的基础上，能查看记录过程中的某些点的时间，即中途计时，如记录长跑运动员跑每圈所用时间，以便了解其各阶段的情况。本文即针对此问题，设计了一种能通过按键方式查看记录过程中任一时刻值的计时器。这种计时器在查看中间值时不会影响整个记录过程，并且能把相应数据送入存储模块及显示模块，以便查看。整个系统的设计借助于VHDL和数字逻辑电路，在EDA设计工具MaxplusII下进行仿真，得到了良好的结果。由于采用模块化的设计思想，使设计变得简单、方便、灵活性强。根据计时器的功能特点，具体实现时可划分为6个子模块：键输入模块，时钟分频模块，控制模块，秒表计时模块，计时存储模块和显示模块。各模块的功能独立，可扩充性强，具有再次开发的潜力 。模块设计键输入模块计时器的输入控制为按键方式，由于手动按键，会产生开关簧片反弹引起的电平抖动现象，为保证系统能捕捉到输出脉冲，在每一个开关后面安排一个消抖和同步电路，以并保证每按一键，只形成一个宽度为系统时钟周期的脉冲。 时钟分频模块时钟分频模块的功能是将频率为1000Hz的外部时钟信号clk进行分频，从而产生用来消除抖动的25Hz的时钟信号clk1和用于计时器内部定时计数的100Hz的时钟信号clk0。 由于计时器系统使用的时钟信号clk1和时钟信号clk0的有效脉冲宽度均为1ms，则需对分频产生的信号进行处理 。本系统将4分频产生的信号clk1_tmp与10分频产生的信号clk0_tmp相与，来得到有效脉冲宽度为1ms的25Hz时钟信号clk1。 控制模块控制模块的功能是用来控制计时模块的工作。当系统电源复位信号sysreset或内部复位信号reset0有效时，控制模块的输出enable信号无效；当reset0和sysreset都无效，且on/off 0有效时，enable信号有效，直到下一次on/off 0有效时enable才变成无效。（reseto 、on/off0为去抖后的信号） 秒表计时模块秒表计时模块用来实现秒表内部定时计数功能。该模块受复位信号reset0、使能信号enable和时钟信号clk0的控制。在使能信号enable有效时，计时模块开始计时，并产生相应的计时输出和进位信号。模块内部采用三进制、四进制、十进制和六进制计数器实现时、