电子技术课程设计-基于Verylog的智能洗衣机控制器设计.docVIP

电子技术课程设计-基于Verylog的智能洗衣机控制器设计.doc

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电子技术课程设计-基于Verylog的智能洗衣机控制器设计

实验报告 项目名称 智能洗衣机控制器的设计 课程名称 电子技术课程设计 课程设计日期 2011/2/24 班 级 学 号 姓 名 成 绩 目录 一、 已知条件 3 二、 性能指标要求 3 三、 输入输出设计 3 四、 模块对应器件的设计 4 五、 ASM图设计 4 六、 完整程序代码 7 七、 管脚分配 30 八、 时序仿真 31 九、 实验总结 43 已知条件 用Verilog设计一个智能洗衣机控制器。 性能指标要求 ① 设计一个智能洗衣机(全自动洗衣机)控制器,能够实现洗衣,漂洗和脱水的功能。 ②要求能够使用按键模拟对洗衣机的控制,能够设置工作模式,为了便于观察,将洗衣机的工作模式和所剩的工作时间用数码管显示出来,能够将洗衣机当前所处的状态用发光管或者数码管显示出来。 【模式1】 :洗特别脏的衣服( 洗衣30秒钟) 【模式2】 :洗脏的衣服 (洗衣20秒钟) 【模式3】 :洗一般的衣服(洗衣10秒钟) 【模式4】 :漂洗(每次漂洗5秒钟) 【模式5】 :脱水(每次脱水3秒钟) 【洗衣全过程】:洗衣+脱水+漂洗+脱水+漂洗+脱水,注水完成使用外部传感器S=1表示。 【漂洗模式】:漂洗+脱水+漂洗+脱水,注水完成使用外部传感器S=1表示。 【脱水模式】:脱水。 【注】:操作完毕使用蜂鸣器鸣叫两秒提示。 ③ 画出洗衣机控制器的状态机,写出状态编码方案。 ④ 用Verilog语言对设计进行描述,设计一个测试方案,通过Muxplus对设计进行仿真验证。并能够下载到实验板上调试成功。 ⑤ 写出设计性实验报告,并打印各层次的源文件和仿真波形,然后作简要说明。 并谈谈此次实验的收获、感想及建议 输入输出设计 输入: 1Hz时钟 七个按键: 复位 启动 模式选择 注水完成 洗衣全过程 漂洗 脱水 输出: 状态数码管,显示0~5 模式选择数码管,显示0~5 秒钟数码管,十位数码管、个位数码管,可显示0~30 蜂鸣器 模块对应器件的设计 模式选择: 一个5进制加计数器,用数码管显示0~5。用一个按键做触发时钟 模式1: 30进制减计数器,用1Hz时钟 模式2: 20进制减计数器,用1Hz时钟 模式3: 10进制减计数器,用1Hz时钟 模式4: 5进制减计数器,用1Hz时钟 模式5: 3进制减计数器,用1Hz时钟 三个组合选择:用三个按键 洗衣全过程:49进制减计数器,用1Hz时钟 (30+3+5+3+5+3=49) 漂洗模式:39进制减计数器,用1Hz时钟(20+3+5+3+5+3=39) 脱水模式:29进制减计数器,用1Hz时钟(10+3+5+3+5+3=29) 注水完成:一个按键控制(S) 蜂鸣器:2进制减计数器。1Hz时钟 启动:一个按键控制 复位:一个按键控制 ASM图设计 整机ASM图 控制器ASM图 符号说明: CR:复位状态 S1~S5:模式1~模式5 状态 Mode:模式选择 S:外部传感器,表示注水完成 FullPro:全过程洗衣 RinseMode:漂洗模式 Beep:蜂鸣状态 End:终止状态 原理说明: 用户可以选择单选模式和组合模式: 在单选模式下,用户选择5种模式中的一种,模式终止之后即进入蜂鸣报警(Beep)状态,不再进行其他模式。其中,模式1~4要保证注水完成(S=1)才能进行。 在组合模式下: 用户如果选择的是模式1~模式3(Mode=1~3),如果注水完成(S=1),则进行“洗衣(S1~S3) +脱水(S5)+漂洗(S4)+脱水(S5)+漂洗(S4)+脱水(S5)”,洗衣过程的时间长短由用户选择的模式1~模式3决定。 用户如果选择了模式4(Mode=4),如果注水完成(S=1),则进行“漂洗(S4)+脱水(S5)+漂洗(S4)+脱水(S5)” 用户如果选择了模式5(Mode=4) ,则进行“脱水(S5)” 组合模式结束后,进入蜂鸣报警状态(Beep),系统终止。 完整程序代码 //============================washer.v=============================// module washer(State,Mode,Second,Beep,CP,nCR,En,ModeCh,FullPro,Rinse,Dehy,_500hz,S); input CP,nCR,En,ModeCh,FullPro,Rinse,Dehy,_500hz,S; output[7:0]Second; output[3:0]State,Mode; outp

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