体系结构第5章 第7讲.ppt

* 存储字长增加为原来的两倍，容量最少也要增加到原来的两倍。 写入复杂：多字纠错。 * 存储字长增加为原来的两倍，容量最少也要增加到原来的两倍。 写入复杂：多字纠错。 * 低位和高位交叉的作用有何不同？ * 低位和高位交叉的作用有何不同？ * 低位和高位交叉的作用有何不同？ * 低位和高位交叉的作用有何不同？ * 低位和高位交叉的作用有何不同？ * 低位和高位交叉的作用有何不同？ * 低位和高位交叉的作用有何不同？ * 性能基本上随着总线宽度和交叉技术的应用程比例增长。 这是一个相对简单直观的例子。 * 每个提都有独立的读写电路和控制通路——这是和多体技术的本质不同。 * 性能参数决定一切。 容量和速度两方面 DRAM发展的一个变化是容量增长变慢，在曾经的20年间DRAM容量的增长规律为每三年增长4倍，随着对DRAM容量增长需求的降低，从1998开始，DRAM芯片的容量每两年才增长一倍，到2006年，容量增长以出现了更缓慢的趋势。 * 性能参数决定一切。 容量和速度两方面 DRAM发展的一个变化是容量增长变慢，在曾经的20年间DRAM容量的增长规律为每三年增长4倍，随着对DRAM容量增长需求的降低，从1998开始，DRAM芯片的容量每两年才增长一倍，到2006年，容量增长以出现了更缓慢的趋势。 * 一个容量为2G的主存系统由256片64Mbit（16M×4bits）构成，则该系统可以很容易利用多个芯片构建成由16个64bit宽的体（16片）组成的系统，而如果该2G系统由由16片256M×4bits的芯片构成，则只能构建为一个64bit宽的体。 （如可保存1024~2048位数据）。不需行访问时间而允许对行缓冲的反复访问可以提高带宽。 传统的DRAM与存储器控制器的接口是异步的，这使得每次数据传输都需要控制信号的同步时间。 计算机体系结构 计算机体系结构 国家精品课程：计算机体系结构 第五章：存储层次 国防科技大学计算机学院 主讲人： 副教授 第五章 存储层次 5.2　Cache基本知识 5.3 降低Cache失效率的方法 5.4　减少Cache失效开销 5.1　存储器的层次结构 5.5　减少命中时间 5.6　主存 5.7　虚拟存储器 本章内容 存储层次的性价比特征 速度越快，每位价格就越高； 容量越大，每位价格就越低； 容量越大，速度越慢。 5.6 主存 名称 寄存器 Cache 主存 磁盘 典型大小 1KB 16MB 512G 1TB 实现技术 定制多端口存储器，CMOS 片上或片外CMOS SRAM CMOS DRAM 磁介质盘 访问时间（ns） 0.25-0.5 0.5-25 50-250 5,000,000 带宽（MB/s） 50,000-500,000 5000-20,000 2500-10,000 50-500 管理 编译器 硬件 操作系统 操作系统和用户 后备 Cache 主存 磁盘 CD或磁带 主存的主要性能指标：延迟和带宽 以往：Cache主要关心延迟，I/O主要关心带宽 现在：Cache关心两者 5.6 主 存 本节讨论几种提高主存性能的存储器组织技术 在下面的讨论中，以处理Cache失效为开销例来说明各种存储器组织结构的好处。 ◆ 增加Cache块大小能利用主存带宽增加所带 来的好处。 5.6 主 存 ◆ 为了减少失效开销TM，应该： 减少主存延迟 提高主存带宽 如果Cache大小为4个字，则： 失效开销＝4×(4＋24＋4) ＝4×32＝128(时钟周期) 带宽＝16/128＝0.0125(字节/时钟周期) 5.6 主 存 假设基本存储器结构的性能为： 送地址需4个时钟周期 每个字的访问时间为24个时钟周期 传送一个字的数据需4个时钟周期 1. 增加存储器的宽度 5.6.1 存储器组织技术 5.6.1 存储器组织技术 ◆ 缺点： ▲ 增加CPU和存储器之间的连接通路宽度 ▲ CPU和Cache之间有一个多路选择器 ▲ 扩充主存的最小增量增加了相应的倍数 ▲ 写入有可能变得复杂 ◆ 实例：DEC的Alpha Axp21064：256位宽 ◆ 性能分析　(参照前面的假设) 当宽度为4个字时：失效开销＝1×32(周期) 带宽＝0.5(字节/周期) 2. 采用简单的多体交叉存储器 存储系统中采用多个DRAM，利用它们潜在的并行性 5.6.1 存储器组织技术 ◆ 高位交叉与低位交叉编址 5.6.1 存储器组织技术 ◆ 低位交叉编址 5.6.1 存储器组织技术 ◆ 高位交叉编址 5.6.1 存储