DVB_T2 LDPC编码器列和累加模块的流水线设计.pptVIP

LDPC编码器设计  --列和累加模块 1 设计目标 S阵列和计算模块运算完成后，得到数据 而在校验位生成模块，我们需要的数据是 列和累加模块实现第一个公式到第二个公式的生成。 2 传统的设计方案 1 菊花链路 这种方案，速度较慢，但是面积相对较小 2 传统的设计方案 2 树形结构 速度相对较快，但是面积则相对较大 3 基于流水线的设计方案 本设计中，由于要对359比特进行累加，以上两种方案速度均不能达到要求。由于本设计的每两个360比特的输出之间间隔45个时钟周期，因此，我们可以考虑利用最后一个360比特的信息比特与第一个360比特的校验比特之间的这45个时钟周期，插入8级流水。 每一级寄存器的数目 流水线级编号 寄存器数目 第一级 180 第二级 90 第三级 45 第四级 23 第五级 12 第六级 6 第七级 3 第八级 2 每一级寄存器输出 流水线级编号 原始数据参与累加的数目 1 2 2 4 3 8 4 16 5 32 6 64 7 128 8 256 具体运算过程 1）前8个数据（data0~~data7）的累加和 2）前65位数据累加和 第6级的第一个寄存器输出是前面64比特的累加和，前面65的累加和，只需要在第6的第一个寄存器的输出再异或第65个数据。 3）前66位数据累加和 第6级的第一个寄存器输出前面64位数据的累加和，第一级的第33个寄存器输出第65和第66位数据的异或结果，因此前66位累加和即第6级的第一个和第一级的第33个寄存器的异或结果。 4）前350位数据累加和 ^d（349:0）=（^d（255:0））^（^d（319：256））^（^d（351：320））^（^d（351:350））