数字逻辑电路课件课件 w6.5同步时序电路设计().ppt

解： 作隐含表； 顺序比较， 寻找相容对； AB DE A B C D E F E D C B DE BF AF CE CE CD CD 现 态 次 态 x=0 x=1 A B C D E F B B A d F d D D E E d C 输 出 0 d 1 1 1 d CE→AF √ CF→CE √ DF→CE √ 以上三步与确定状态表的化简相同 关联比较，确定相容对； AB DE A B C D E F E D C B DE BF AF CE CE CD CD AF→CD √ BC→AB √ DE √ BD→DE √ BE→BF→CD √ 全部相容对：(A,B), (A,F), (B,C), (B,D), (B,E), (B,F), (C,D), (C,E), (C,F), (D,F), (D,E), (E,F)。 作状态合并图，求最大相容类。 S1 S2 S3 3状态相容 S4 S1 S2 S3 4状态相容 S1 S2 S3 S4 S5 5状态相容 A B C D F E 本例状态合并图，最大相容类是(A,B,F), (B,C,D,E,F)。 全部相容状态对： (A,B), (A,F), (B,C), (B,D), (B,E), (B,F), (C,D), (C,E), (C,F), (D,F), (D,E), (E,F)。 作最小化状态表: 最小化状态表(又称最小闭覆盖) 应满足下列三个条件： 覆盖性－－所选相容类集合应包含原始状态表中 的全部状态。 最小性－－所选相容类集合中相容类的个数应最 少。 闭合性－－所选相容类集合中的任一相容类，在 原始状态表中任一输入条件下产生的次态应 该属于该集合中的某一个相容类。 采用闭覆盖表来反映所选相容类集合的覆盖和闭合情况。本例的闭覆盖表为 CDE 最大相 容类 ABF BCDEF A B C D E F √ √ √ √ √ √ √ √ 覆 盖 闭 合 x=0 x=1 B ABF CD 现态 次态 x=0 x=1 A B C D E F B B A d F d D D E E d C 输出 0 d 1 1 1 d 所选相容类集合{(A,B,F), (B,C,D,E,F)} 满足最小闭覆盖条件，令A表示(A,B,F)，C表示(B,C,D,E,F)可得： 现 态 次 态 x=0 x=1 A C A,C A C C 输 出 0 1 现 态 次 态 x=0 x=1 A C d A C C 输 出 0 1 由于该表中只有两个状态，进一步可以得到： 现态 次态 x=0 x=1 A B C D E F B B A d F d D D E E d C 输出 0 d 1 1 1 d CDE 最大相 容类 ABF BCDEF A B C D E F √ √ √ √ √ √ √ √ 覆 盖 闭 合 x=0 x=1 B ABF CD 例：化简下表所示的状态表 现态 次态/输出 x=0 x=1 A B C D E D/d E/0 D/0 C/d C/1 A/d A/d B/d C/d B/d 解： 作隐含表，寻找相容状态对 A B C D E D C B AB DE AC CE CD AC AB CD AB DE BC BC 由上图得相容状态对为(A,B), (A,C), (A,D), (A,E), (B,C), (C,D), (D,E) AB→DE→BC √ AC→AB √ BD→ AC √ CE ╳ AE→ AB CD √ √ AD→ →BC √ CDAC √ 现态 次态/输出 x=0 x=1 A B C D E D/d E/0 D/0 C/d C/1 A/d A/d B/d C/d B/d 作状态合并图，寻找最大相容类 A B C D E 得最大相容类为(A,B,C), (A,C,D), (A,D,E) 作最小化状态表 若选相容类集合为{(A,B,C), (A,D,E)}则下表表明它不满足闭合要求 相容类 ABC ADE A B C D E √ √ √ √ √ √ 覆 盖 闭 合 x=0 x=1 DE CD ABC AB A B C D E 现态 次态/输出 x=0 x=1 A B C D E D/d E/0 D/0 C/d C/1 A/d A/d B/d C/d B/d (A,B,C), (A,C,D), (A,D,E) 但如果选相容类 (A,B,C)和 (D,E)则能满足最小闭覆盖的要求 相容类 ABC DE A B C D E A B C D E 覆 盖 闭 合 x=0 x=1 DE C BC AB A B C D E 现态 次态/输出 x=0 x=1 A B C D E D/d E/0 D/0 C/