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卷积码译码器设计
卷积码译码器设计
1 完成（2，1，4 ）卷积码编码器设计
2 完成相应的维特比译码器设计
卷积码编译码基本原理
(n,k,m)卷积码中编码后的n 个码元不仅与当前段的k 个信息有关，而且也与前面段的信息
有关，编码过程中相互关联的码元为n(m+1)个。因此，这N 时间内的码元数目n(m+1)通常被称
为这种码的约束长度。卷积码的纠错能力随着m 的增加而增大。
因为任何一个发送序列对应于编码器网格图中的一条路径。似然函数可以用接收序列与编
码器网格图中的路径对应输出序列之间的距离来度量，译码的过程即是在网格图中寻找一条与
接收序列距离最小的路径。
一般情况下，(n，k ，m)卷积码编码器共有2km 个状态，若输入的信息序列的长度是(L+m)K
(后mk 个码元全为0)，则进入和离开每一状态各有2k 条分支在网格图上共有2kl 条不同的路径，
相应于编码器输出的2kl 个码序列。具体理论见各种书籍介绍。
(2,1,4)卷积器结构及其性质
本实验中所涉及的（2，1，4）卷积码编码器结构如图1所示：
图1
其对应的编码规则为:
C[1]=input+D2+D3;
C[0]=input+D0+D2+D3;
该编码器的viterbi 译码的篱笆图如图2 所示：
0 1 2 3 4 5
图2
注：
a) 0 走实线，1走虚线；
b) 在16个状态全部达到之后，状态图中间状态开始循环出现；
viterbi 卷积器的verilog 实现
一．设计和测试的总结构设计
如图3 所示：
源码1010010 编码结果[1:0] 110010100
译码结果1010010
编码器 译码器
噪音 [1:0] 1100100110
图3
Test_decode //to test the basic function of this project
.encode //to encode the original 01 code, and output the convoluted codes
.decode //input the codes which are generated by encoder and interfered by
//random noise
//to compute the length of the two paths linked to node x and
//generated when a new code comes in (x {0,1,...,15})
..acs0
..acs1
..acs23
..acs_4_7
..acs_8_15
..mod2 //to computer the distance between this inputted code and 00
//01 10 or 11, and the result is inputted into acs0,acs1 and
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