四路电子抢答器EDA课程设计报告精选.doc

EDA技术 课程设计报告 专 业： 电子信息工程 班 级： 101 姓 名： XXX 学 号： 1007400XXX 指导教师： 秦剑 2013年 4 月 22 日 一、设计题目A、B、C、D，系统允许抢答信号STA，系统清零信号CLR，系统时钟信号CLK，计分复位端CLR，加分按钮端ADD；系统的输出信号有：四个组抢答成功与否的指示灯控制信号输出口可用如LED_A、LED_B、LED_C、LED_D表示，四个组抢答时的计时数码显示控制信号，抢答成功组别显示的控制信号，各组计分动态显示的控制信号。整个系统至少有四个主要模块：抢答鉴别模块；抢答计时模块；抢答计分模块；分频模块。 系统组成框图 五、各模块设计 （一）抢答鉴别和锁存模块 抢答队伍共分为四组A,B,C,D。当主持人按下STA键同时R输入低电平时，对应的START指示灯亮，同时EN端输出高电平，这时四组队伍才可以进行抢答，即抢答信号A,B,C,D输入电路中后，通过判断是哪个信号最先为‘1’得出抢答成功的组别1，2，3或4组，然后将组别号输出到相应端A1,B1,C1,D1,此时START指示灯灭掉同时EN端输出低电平，并将组别序号换算为四位二进制信号输出到STATES[3..0]端锁存，等待输出到计分和显示单元。一旦R输入高电平，则把“0000”输出到STATES[3..0]端锁存，同时四组队伍无法进行抢答。其模块如下： 抢答鉴别及锁存模块 1.抢答鉴别及锁存源程序： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity qdjb_sc is port(STA,RST:in std_logic; A,B,C,D,R:in std_logic; A1,B1,C1,D1,START:out std_logic; EN : out std_logic; STATES:out std_logic_vector(3 downto 0)); end qdjb_sc; architecture one of qdjb_sc is signal abc:std_logic_vector(4 downto 0); signal tmp:std_logic; begin abc=RABCD; process(abc,RST,tmp) begin IF RST=1 then tmp=0; A1=0; B1=0; C1=0; D1=0;START=0;EN=0;STATES=0000; end if; if STA=1 then tmp=1; EN=1; START=1; end if; if tmp=1 then CASE abc IS when 01000 = A1=1; B1=0; C1=0; D1=0; STATES=0001; tmp=0; EN=0;START=0; when 00100 = A1=0; B1=1; C1=0; D1=0; STATES=0010; tmp=0; EN=0;START=0; when 00010 = A1=0; B1=0; C1=1; D1=0; STATES=0011; tmp=0; EN=0;START=0; when 00001 = A1=0; B1=0; C1=0; D1=1; STATES=0100; tmp=0; EN=0;START=0; when 10000 = A1=0; B1=0; C1=0; D1=0; STATES=0000; tmp=0; EN=0;START=0; when others = A1=0; B1=0; C1=0; D1=0;