算数逻辑单元精选.docVIP

实验目的： 二、实验： 图 74181的电路图 三、实验： →Programmer命令，将adder8.sof下载到FPGA中，注意在执行Programmer中，应在program/configure下的方框中打钩，然后下载。 在试验台上通过模式开关选择FPGA-CPU独立的调试模式010. 要求: 1、实验设计目标 设计一个16位算术逻辑单元，满足以下要求。 （1）16位算术逻辑单元能够进行下列运算：加法、减法、加1、减1、与、或、非和传送。用3位运算操作码OP[210]进行运算，控制方式如表4.1所示： 运算操作码OP[210] 运 算 对标志位Z和C的影响 000 result(A+B 影响标志位Z和C 001 result(A+1 影响标志位Z和C 010 result(A-B 影响标志位Z和C 011 result(A-1 影响标志位Z和C 100 result(A and B 影响标志位Z 101 result(A or B 影响标志位Z 110 result(not B 影响标志位Z 111 result( B 不影响标志位Z和C （2）设立两个标志位寄存器Z和C。当复位信号reset为低电平时，将这两个标志寄存器清零。当预算结束后，在时钟CLK的上升沿改变标志寄存器Z和C的值。运算结果改变标志寄存器C、Z的情况下：加法、减法、加1、减1、运算改变Z、C；与、或、非运算改变Z，C保持不变；传送操作保持Z、C不变。因此在运算结束时，Z、C需要两个D触发器保存。 （3）为了保存操作数A和B。设计两个16位寄存器A和B。当寄存器选择信号sel=0时。如果允许写信号write=1，则在时钟clk的上升沿将数据输入dinput送入A寄存器；当sel=1时，如果允许写信号write=1，则在时钟clk的上升沿将数据输入dinput送入B。 （4）算术逻辑单元用一个设计实体完成。 2、顶层设计实体的引脚要求 引脚要求对应关系如下： clk对应实验台上的时钟（单脉冲）; reset对应实验台上的CPU复位信号CPU_RST; 数据输入dinput对应实验台开关SD15~SD0； 允许写信号write对应实验台开关SA5； OP[210]对应实验台开关SA2~SA0； 寄存器选择信号sel对应实验台开关SA4； 16位运算结果result对应实验台上的指示灯A15~A0； Z、C标志位对应实验台上的Z、C指示灯。 实验现象及分析： A、对第一组数据进行8种运算，A为0xAAAA，B为0x5555； B、对第一组数据进行8种运算，A为0xFFFF，B为0x0000； C、对第一组数据进行8种运算，A为0x0000，B为0xFFFF； D、对第一组数据进行8种运算，A为0x8950，B为0x9863； 表 算术逻辑单元实验 运算数据 运算类型 操作码OP 运算结果result 标志位C 标志位Z 运算前 运算后 运算前 运算后 第1组数据 A=0xAAAA B=0x5555 result(A+B 000 0xFFFF 0 0 0 0 result(A+1 001 0xAAAB 0 0 0 0 result(A-B 010 0x5555 0 0 0 0 result(A-1 011 0xAAA9 0 0 0 0 result(A and B 100 0x0000 0 0 0 1 result(A or B 101 0xFFFF 0 0 0 0 result(not B 110 0xAAAA 0 0 0 0 result( B 111 0x5555 0 0 0 0 第2组数据 A=0xFFFF B=0x0000 result(A+B 000 0xFFFF 0 0 0 0 result(A+1 001 0x0000 0 1 0 1 result(A-B 010 0xFFFF 1 0 1 0 result(A-1 011 0xFFFE 0 0 0 0 result(A and B 100 0x0000 1 1 1 1 result(A or B 101 0xFFFF 0 0 0 0 result(not B 110 0xFFFF 0 0 1 0 result( B 111 0x0000 0 0 1 0 第3组数据 A=0x0000 B=0xFFFF result(A+B 0