下 第七章 门电路和组合逻辑电路.pptVIP

第21章 门电路和组合逻辑电路 第一节 分立元件门电路 一、 二极管“与” 门电路 二、 二极管“或” 门电路 三、 晶体管“非” 门电路 第二节 TTL集成门电路 一、 TTL“与非”门电路 2. 主要参数 （3）输入低电平噪声容限UOL和输入高电平噪声容限UOH 二、 三态输出TTL“与非”门电路 第三节 CMOS集成门电路 P141 图7-18 P141 图7-18 P142图7-22 一般不允许将多余的输入端悬空 1）对“与”门、“与非”门电路，应将多余输入端经一电阻或直接接电源正端； 2）对“或”门、“或非”门电路，应将多余输入端接“地”； 3）如果前级有足够的驱动能力，也可将多余输入端与信号输入端联在一起。 第五节 组合逻辑电路的分析与设计 一、 组合逻辑电路的分析 二、 组合逻辑电路的设计 一、 加法器 1、 半加器 2、 全加器 3、多位加法器 二、 编码器 2、 二 – 十进制编码器 三、 译码器和数字显示 CT74LS139型译码器 2、 二-十进制显示译码器 五、 数据选择器 半加：实现两个一位二进制数相加，不考虑来自低位的进位。 A B 两个输入 表示两个同位相加的数 两个输出 S C 表示半加和 表示向高位的进位 逻辑符号： 半加器： CO A B S C ? 半加器逻辑状态表 A B S C 0 0 0 0 0 1 1 0 1 0 1 0 1 1 0 1 逻辑表达式 逻辑图 =1 . . A B S C 输入 Ai 表示两个同位相加的数 Bi Ci-1 表示低位来的进位 输出 表示本位和 表示向高位的进位 Ci Si 全加：实现两个一位二进制数相加，且考虑来自低位的进位。 逻辑符号： 全加器： Ai Bi Ci-1 Si Ci CO ? CI (1) 列逻辑状态表 (2) 写出逻辑式 Ai Bi Ci-1 Si Ci 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1 逻辑图 =1 1 Ai Ci Si Ci-1 Bi 半加器构成的全加器 1 Bi Ai Ci-1 Si Ci CO ? CO ? 把二进制码按一定规律编排，使每组代码具有一特定的含义，称为编码。 具有编码功能的逻辑电路称为编码器。 n 位二进制代码有 2n 种组合，可以表示 2n 个信息。 要表示N个信息所需的二进制代码应满足 2n? N 1、 二进制编码器 将输入信号编成二进制代码的电路。 2n个 n位 编码器 高低电平信号 二进制代码 (1) 分析要求： 输入有8个信号，即 N=8，根据 2n ? N 的关系，即 n=3，即输出为三位二进制代码。 例：设计一个编码器，满足以下要求： (1) 将 I0、I1、…I7 8个信号编成二进制代码。 (2) 编码器每次只能对一个信号进行编码，不 允许两个或两个以上的信号同时有效。 (3) 设输入信号高电平有效。 0 0 1 0 1 1 1 0 1 0 0 0 0 1 0 1 0 0 1 1 0 1 1 1 I0 I1 I2 I3 I4 I5 I6 I7 (2) 列编码表： 输入 输 出 F2 F1 F0 (3) 写出逻辑式并转换成“与非”式 F2 = I4 + I5 + I6 +I7 = I4 I5 I6 I7 . . . = I4+ I5+ I6+ I7 F1 = I2+I3+I6+I7 = I2 I3 I6 I7 . . . = I2 + I3 + I6+ I7 F0 = I1+ I3+ I5+ I7 = I1 I3 I5 I7 . . . = I1 + I3+ I5 + I7