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Synopsys 工具简介 Synopsys的产品线覆盖了整个 IC设计流程，使客户从设计规范到芯片生产都能 用到完备的最高水平设计工具。公司主要开发和支持基于两个主要平台的产品， Galaxy设计平台和Discovery验证平台。这些平台为客户实现先进的集成电路 设计和验证提供了整套综合性的工具。 Synopsys解决方案包括： · System Creation(系统生成) · System Verification and Analysis(系统验证与分析) · Design Planning(设计规划) · Physical Synthesis(物理综合) · Design for Manufacturing(可制造设计) · Design for Verification(可验证设计) · Test Automation(自动化测试) · Deep Submicron, Signal and Layout Integrity(深亚微米技术、信号 与规划完整性技术) · Intellectual Property and Design Reuse Technology(IP 核与设计重 用技术) · Standard and Custom Block Design(标准和定制模块设计) · Chip Assembly(芯片集成) · Final Verification(最终验证) · Fabrication and Packaging(制造与封装设计工具) · Technology CAD(TCAD)(工艺计算机辅助设计技术) 主要包括以下工具： 1.VCS( verilog compiled simulator ) VCS 是编译型 Verilog 模拟器，它完全支持 OVI 标准的 Verilog HDL 语言、 PLI和SDF。 VCS具有目前行业中最高的模拟性能，其出色的内存管理能力足以 支持千万门级的ASIC设计，而其模拟精度也完全满足深亚微米ASIC Sign-Off 的要求。VCS结合了节拍式算法和事件驱动算法，具有高性能、大规模和高精度 的特点，适用于从行为级、RTL到Sign-Off等各个阶 段。VCS已经将CoverMeter 中所有的覆盖率测试功能集成，并提供VeraLite、CycleC等智能验证方法。VCS 和Scirocco也支 持混合语言仿真。VCS和Scirocco都集成了Virsim图形用户 界面，它提供了对模拟结果的交互和后处理分析。VCS 2009.12 Linux 验证库 建立在经实践验证的DesignWare验证IP的基准上，并添加了对Synopsys的参 考验证方法学（RVM）和本征测试平台的支 持，能够实现覆盖率驱动的测试平台 方法学，而且其运行时间性能提高了5倍。 VCS 2009.12 Linux 验证库是业界 范围最广的基于标准的验证IP产品组合，可以方便地集成到Verilog、 SystmVerilog、VHDL和 Openvera的测试平台中，用于生成总线通信以及协议违 反检查。监测器提供了综合全面的报告，显示了对总线通信协议的功能覆盖率。 VCS验证库的验证 IP也包含在DesignWare库中，或作为独立的套件购买。主要 优势： ● 业界范围最广的IP产品组合； ● 采用VCS Pioneer NTB时，仿真性能有显著的提高； ● 可充分进行配置，达成对测试的更好控制和更快的开发测试易于使用的 界面，并且提供测试平台示例，加快学习速度，并加速测试平台的开发过。 2.DC( Design Compiler ) Design Compiler为Synopsys公司逻辑合成工具。DC得到全球60多个半导 体厂商、380多个工艺库的支持。据最新Dataquest的统 计，Synopsys的逻辑 综合工具占据91%的市场份额。DC是十多年来工业界标准的逻辑综合工具，也