Astro使用说明(希望对新手有帮助).doc

Astro使用说明Astro是Synopsys?公司推出的，针对数字电路设计的平台，主要用于对设计进行Floorplan、加Timing Tree、加Power Grid等总体布局上的工作。其中的大部分软件由被Synopsys?收购的Avanti?开发。在龙芯组中，Astro主要被用于做Floorplan，通常来说，每个模块的面积、形状、端口及Powergrid等子模块外部信息由一人总体完成，并制成db文件。各小组成员调用已经生成好的子模块外部信息，在此信息约束下，在子模块内对模块内部进行Floorplan。对子模块中cell进行布局的一般原则为：对于存储器，一般都制成单独的macro-cell进行布局；对于其他cell是否要单独布局，则由DC中推时钟的结果判断，对于关键路径上的关键器件，根据需要将其fix在一个相对优化的位置。以下将对龙芯组使用Astro的基本操作做一说明：一、 ? ?新建library1、 ? ?新建librarylibrary Create… ( cmCreateLib )??Technology File Name：/…/csm13_8lm.tf（工艺文件，扩展名为.tf）??Set Case Sensitive 选中（大小写敏感）2、 ? ?加入reference libraryLibrary Add Ref…（cmRefLib）??Library Name：test（也可自己取名）??Ref Library Name：依次输入zhaojy/godson2/lib/Astro/logic，zhaojy/godson2/lib/ Astro/pll，zhaojy/godson2/lib/Astro/ram，zhaojy/godson2/lib/Astro/regfile，zhaojy/ godson2/lib/Astro/ict_cells_t。每次输入后按“apply”，输入结束后点“OK”。如果需要察看reference library加入是否正确，可操作如下：Library Show Refs…（cmShowRefLib）??填test二、 ? ?Floorplan：1、 ? ?打开先前生成的library（geOpenLib）Library Open…??点击Browser之后在菜单里选择test，2、 ? ?输入verilog网表文件（DC综合后的物理RTL） ? ?Tools Data Prep ??第二行工具条转为数据准备状态 ? ?Netlist In Verilog In…（auVerilogIn）??输入verilog文件??Library Name：test??Verilog File Name：（之前由DC综合出的物理RTL） ? ?Netlist In Expand…（cmCmdExpand）??“展开”网表文件。此步的意义有二：其一，Astro要求objects in the netlist are broken down into component objects exist in the library；其二，通过展开网表，将global net连接起来。??Library Name：test??Unexpanded Cell Name：godson2_FETCH_module.NETL（“物理RTL中的顶层模块名”+“.NETL”）??Expanded Cell Name：godson2_FETCH_module.EXP（可任意取，但一般情况下选择跟Unexpanded Cell Name一样）??点“Global Net Options”Net Name：VDDPort Pattern：VDD.*点“Apply”Net Name：VSSPort Pattern：VSS.*点“Apply”点“OK” ? ?Tools Astro ??第二行工具条转为Astro状态 ? ?Cell Create…（geCreateCell）??新建cell??Cell Name：fetch（该cell名任取，其为之后出现的schematic图的名称） ? ?Design Setup Bind Netlist…（axgBindNetlist）??将网表文件与schematic图绑定??Net Cell：godson2_FETCH_module.EXP（之前生成的展开后的EXP文件） ? ?Cell Initialize Hierarchy Information…（astInitHierPreservation）??初始化层次信息，该步的意义在于：我们的constraints