ASIC设计流程-DC.pptVIP

ASIC设计流程 －－逻辑综合 DDC项目组 基于standcell的ASIC设计流程 使用DC进行逻辑综合 Setup File setup file是一个脚本文件，用来指定DC综合时所需的初始化信息，它也可以 和约束文件写在一起，但建议分开写，方便脚本的管理。需要定义的变量有： target_library：综合用的目标库，它一般是由生产线提供的工艺相关的库，如slow_1v08c125.db是smic0.13um最坏情况下的目标库。 synthetic_library：综合库，它包含了一些可综合的与工艺无关的IP。dw_foundation.sldb是Synopsys提供的名为Design Ware的综合库，它包含了基本的算术运算逻辑、控制逻辑、可综合存储器等IP，在综合时调用这些IP有助于提高电路性能和减少综合时间。 link_library：链接库，DC不使用该库中的cells进行映射，它是DC在读入综合后网表时用来参考的库，RAM,ROM,PAD,macros都应包含在这个库，目标库和综合库也必须包含在其中。 symbol_library：指定的符号库，使用GUI时会调用。 search_path:指明库文件的位置，这样在添加上面的库时就不用写绝对路径。 另外还有一些变量需要在setup file里进行设置，分别 是:define_name_rules,bus_naming_style,verilogout_show_unconnected_p ins,verilogout_no_tri，后面会讲到。 使用DC进行逻辑综合 Design Environment 功能：定义设计的工艺参数，I/O端口属性，统计wire-load模型。下图解释了描述设计环境约束的DC命令： 使用DC进行逻辑综合 Design Environment set_min_library:允许同时设置worst-case和best-case libraries,从而在初步编译时，DC修正hold-time violations时，避免出现setup-time的violation。 例:set_min_library slow_1v08c125.db -min_version fast_1v32cm40.db set_operating_conditions:定义设计的工艺，电压，温度等参数。操作条件的名字每个库不同，到库中去查。cell和net的delay和这几个参数呈线性关系，delay的计算公式如下(smic0.13um为例)： 使用DC进行逻辑综合 Design Environment 命令set_operating_conditions –min BEST –max WORST用于指示DC对WORST和BEST条件，同时优化。WORST用于对setup-time进行优化，BEST用于对hold-time进行优化，当BEST和WORST都满足时，TYPICAL也就可以满足。 例：set_operating_conditions -min fast_1v32cm40 -max slow_1v08c125 set_wire_load_model:用于设置线负载模型估计连线负载，线负载模型是根据cell的扇出数查表得到线长，再用线长乘以单位线长的电阻和电容值得到的负载电阻电容值的，如图： 使用DC进行逻辑综合 Design Environment 线负载模型是一个统计模型，它估计出的负载是不准确的，尤其是0.35um以 下的工艺，因此，在布局布线前应使用较悲观的模型，对最坏的情况做综合， 线负载模型由目标库提供。 例：set_wire_load_model -name smic13_wl10 -min set_wire_load_model -name smic13_wl30 –max set_wire_load_mode:有三种wire_load_mode{top,enclosed,segmented} top:所有层次子模块的wire_load和top-level相同，如果用户计划flatten设计去layout可选择此模式编译子模块。 enclosed:子模块net的wire_load和enclosed 它的最小模块相同，推荐用于在layout后logical and physical hie