Cadence2-10进制加减计数器设计报告.doc

Cadence2-10进制加减计数器设计报告 一、实验目的： 1、掌握2-10进制加减CMOS计数器的逻辑设计； 2、了解和掌握使用Cadence进行集成电路的设计过程。 二、实验要求： 用Cadence软件设计一个模十加减可逆计数器，其设计要求如下： （1）D触发器实现，上降沿有效； （2）S控制加减计数器之间的切换，S=0,加计数器；S=1，减计数器； （3）RD=0时，清零功能； （4）KEEP=0时，保持功能； （5）SET=0时，置数功能。 （6）CY=1时，进位功能。 三、准备工作： 1．画出模十加减可逆计数器的真值表和电路图； 2 . 列出模十所需的单元模块。 (a) inv 反相器； (b) an2 两输入与门 ；an3 三输入与门； an4 四输入与门； (c)or2 两输入或门 ；or3 三输入或门； (d)DFF D触发器； （f）模十加法计数器部分 ； 模十减计数器部分； （g）MUX2 二选一数据选择器。 四、实验内容： 使用Cadence软件设计模十加减可逆计数器 步骤: 1 根据功能表和波形图绘制真值表和状态转移表； 2 由所选用的触发器的函数，利用卡诺图进行逻辑简化； 3 根据逻辑简化的最终结果及所选用触发器的内部电路图，在Cadence软件中绘制出计数器的电路总图； 4 对电路的各个功能进行仿真验证。 五、实验原理： 加减可逆计数器可由一个模十加计数器、一个模十减计数器和一个数据选择器组合构成。 加计数器真值表与卡诺图 计数脉冲CP的顺序 现态 次态 驱动信号 0 0 0 0 0 0 0 0 1 0 0 0 1 1 0 0 0 1 0 0 1 0 0 0 1 0 2 0 0 1 0 0 0 1 1 0 0 1 1 3 0 0 1 1 0 1 0 0 0 1 0 0 4 0 1 0 0 0 1 0 1 0 1 0 1 5 0 1 0 1 0 1 1 0 0 1 1 0 6 0 1 1 0 0 1 1 1 0 1 1 1 7 0 1 1 1 1 0 0 0 1 0 0 0 8 1 0 0 0 1 0 0 1 1 0 0 1 9 1 0 0 1 0 0 0 0 0 0 0 0 10 1 0 1 0 X X X X X X X X 11 1 0 1 1 X X X X X X X X 12 1 1 0 0 X X X X X X X X 13 1 1 0 1 X X X X X X X X 14 1 1 1 0 X X X X X X X X 15 1 1 1 1 X X X X X X X X 加计数器真值表 Q1Q0 Q3Q2 00 01 11 10 00 0 0 0 0 01 0 0 1 0 11 x x x x 10 1 0 x x Q1Q0 Q3Q2 00 01 11 10 00 0 0 1 0 01 1 1 0 1 11 x x x x 10 0 0 x x Q1Q0 Q3Q2 00 01 11 10 00 0 1 0 1 01 0 1 0 1 11 x x x x 10 0 0 x x Q1Q0 Q3Q2 00 01 11 10 00 1 0 0 1 01 1 0 0 1 11 x x x x 10 1 0 x x 加计数器卡诺图 0 0 0 0 0 1 0 0 1 1 0 0 1 1 0 0 0 1 0 0 0 0 0 0 0 0 2 0 0 1 0 0 0 0 1 0 0 0 1 3 0 0 1 1 0 0 1 0 0 0 1