第章VHDL状态机.ppt

实 验 与 设 计 实验5-1. 序列检测器设计 实验5-2. ADC0809采样控制电路实现 实验5-3. 数据采集电路和简易存储示波器设计 实 验 与 设 计 图5-15 ADC0809采样电路系统：RSV.bdf 实 验 与 设 计 【例5-12】 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY CNT10B IS PORT (LOCK0,CLR : IN STD_LOGIC; CLK : IN STD_LOGIC; WE : IN STD_LOGIC; DOUT : OUT STD_LOGIC_VECTOR(8 DOWNTO 0); CLKOUT : OUT STD_LOGIC ); END CNT10B; ARCHITECTURE behav OF CNT10B IS SIGNAL CQI : STD_LOGIC_VECTOR(8 DOWNTO 0); SIGNAL CLK0 : STD_LOGIC; BEGIN CLK0 = LOCK0 WHEN WE