毕业论文-基于fpga的数字时钟设计说明书.docVIP

毕业设计（论文） 题 目： 基于FPGA的数字时钟设计 学生姓名 所在院专业 皖西学院本科毕业设计（论文）创作诚信承诺书 1.本人郑重承诺：所提交的毕业设计（论文），题目《基于FPGA的数字时钟设计》是本人在指导教师指导下独立完成的，没有弄虚作假，没有抄袭、剽窃别人的内容； 2.毕业设计（论文）所使用的相关资料、数据、观点等均真实可靠，文中所有引用的他人观点、材料、数据、图表均已标注说明来源； 3. 毕业设计（论文）中无抄袭、剽窃或不正当引用他人学术观点、思想和学术成果，伪造、篡改数据的情况； 4.本人已被告知并清楚：学校对毕业设计（论文）中的抄袭、剽窃、弄虚作假等违反学术规范的行为将严肃处理，并可能导致毕业设计（论文）成绩不合格，无法正常毕业、取消学士学位资格或注销并追回已发放的毕业证书、学士学位证书等严重后果； 5.若在省教育厅、学校组织的毕业设计（论文）检查、评比中，被发现有抄袭、剽窃、弄虚作假等违反学术规范的行为，本人愿意接受学校按有关规定给予的处理，并承担相应责任。 学生（签名）： 日期： 年 月 日 目 录 前言 1 1绪论 2 1.1课题研究背景 2 1.2国内外研究现状 2 2 关键技术的探讨 3 2.1 FPGA技术简介 3 2.2 VERILOG HDL 4 2.3 VHDL 4 2.4 VERILOG HDL和VHDL的比较 5 2.5 设计所涉及的软件 5 3 数字时钟的设计原理 5 3.1 数字时钟 5 3.2 数字时钟构成 5 3.3各功能模块工作原理 6 4 数字时钟的系统设计方案 7 4.1 工作原理和系统框图 7 4.2 程序流程图 7 5 数字时钟的模块仿真 10 5.1 10进制模块仿真 10 5.2 24进制模块仿真 10 5.3 60进制模块仿真 10 5.4 分频模块 11 5.5 触发器模块 11 5.6 译码显示模块 12 6 总结与展望 12 参考文献： 13 基于FPGA的数字时钟设计 学生：指导老师：摘 要:Quartus II仿真软件上进行仿真。 关键词VHDL；Quartus II The design of Digital Clock based on FPGA Student: Liu Xiaoqing(Faculty Adviser：Fu Siyong) (College of Information Engineering, West Anhui University) Abstract: In our life, often need to use a clock to measure parameter, and then used for production and living. It has become a popular method to design digital circuit by using FPGA because of its flexibility and versatility. This design use VHDL language means for the system design documents in Quartus II tools environment, atop-down design, by the various modules together build a FPGA-based digital clock . The system can complete the hours ,minutes , and seconds respectively , using keys to cleared , start and stop thedigital clock. The FPGA technology is the highlight of the experiment, it is easy to grasp, clear division of labor, various modules on the simulation software is easy to operation, also can adapt many kinds of environment, the overall system performance is guaranteed. Keywords: digital clock; FPGA ; VHDL; Quartus II 前言 随着时代的进步与科技的发展，人们的生活水平也越来越好，而电子产品的革新换代，见证了近年来社