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河海大学物联网工程学院 课程设计报告 题 目 HDL课程设计 专业、学号 通信工程1162310406 学生姓名 史文倩 指导教师 梁瑞宇 完成时间 2013.11.9 目录 实验一 Modelsim 仿真软件的使用…………………………………3 实验二简单组合电路设计……………………………………………..5 实验三二进制全加器设计……………………………………………..7 实验四二进制计数器设计…………………………………………….13 实验五基本 IO 实验 ……………………………………………….18 实验一 Modelsim 仿真软件的使用 一、实验目的 （1）熟悉Modelsim 软件； （2）掌握Modelsim 软件的编译、仿真方法 （3）熟练运用Modelsim 软件进行HDL 程序设计开发 二、实验步骤 （1）学习，练习使用Modelsim软件 （2）用 Verilog HDL 程序实现一个异或门，Modelsim 仿真，观察效果 三、实验结果 1.程序： module yihuo（a,b,c）; input a,b; output c; assign c=a^b; endmodule 2.测试文件： module t_yihuo; reg a,b; wire c; initial begin a=1b0; b=1b0; #30 a=1b1;b=1b0; #30 a=1b0;b=1b1; #30 a=1b1;b=1b1; end yihuo u1(a,b,c); endmodule 3.波形 4.心得 1、编程时候要注意分号的使用; 2、程序第一行后面得加分号，末尾不加。 实验二 简单组合电路设计 一、实验目的 （1）掌握基于Modelsim 的数字电路设计方法； （2）熟练掌握HDL 程序的不同实现方法 二、实验内容 设计一个三人表决器（高电平表示通过），实验内容如下： （1）三个人，一个主裁判，两个副裁判； （2）规则：只要主裁判同意，输出结果为通过；否则，按少数服从多数原则决定 是否通过。 使用 Verilog HDL 程序实现上述实验内容，并使用modelsim 仿真(要求：至少使用两种 方法实现上述实验内容和testbench)。 三、实验结果 1.程序 module biaojue (ina,inb,inc,out); input ina,inb,inc; output out; reg out; always @(ina or inb or inc) out=ina|inbinc; endmodule 2.测试文件： module t_biaojue; reg a,b,c; wire y; initial begin a=1b0; forever #10 a=~a; end initial begin b=1b0; forever #20 b=~b; end initial begin c=1b0; forever #40 c=~c; end biaojue t(a,b,c,y); endmodule 3.仿真波形如下： 4.心得 1、编程时候要注意分号的使用。 2、程序第一行后面得加分号，末尾不加。 3、注意仿真时间的选择。 4、学会了如何仿真。 5、懂得了仿真时加wave时，选调用例化的名字。 实验三 二进制全加器设计 一、实验目的 （1）熟悉Verilog HDL 元件例化语句的作用 （2）熟悉全加器的工作原理 （3）用Verilog HDL 语言设计四位二进制全加器，并仿真，下载验证其功能 二、实验原理 （1）一位全加器原理： 真值表： Ai Bi Ci-1 Ci Si 0 0 0 0 0 0 0 1 0 1 0 1 0 0 1 0 1 1 1 0 1 0 0 0 1 1 0 1 1 0 1 1 0 1 0 1 1 1 1 1 Ai，Bi 分别是两个二进制位，Ci-1 是前级进位，Ci 是进位，Si 是加法