基于Libero数字逻辑设计仿真及验证实验实验报告.doc

___计算机__学院_13网络工程___专业__2__班________组、学号3113006452 姓名____陈聪_____协作者______________ 教师评定_________________ 实验题目_________基于Libero的数字逻辑设计仿真及验证实验_________ 熟悉EDA工具的使用；仿真基本门电路。 仿真组合逻辑电路。 仿真时序逻辑电路。 基本门电路、组合电路和时序电路的程序烧录及验证。 数字逻辑综合设计仿真及验证。 实验报告 1、基本门电路 一、实验目的 1、了解基于Verilog的基本门电路的设计及其验证。 2、熟悉利用EDA工具进行设计及仿真的流程。 3、学习针对实际门电路芯片74HC00、74HC02、74HC04、74HC08、74HC32、74HC86进行VerilogHDL设计的方法。 二、实验环境 Libero仿真软件。 三、实验内容 1、掌握Libero软件的使用方法。 2、进行针对74系列基本门电路的设计，并完成相应的仿真实验。 3、参考教材中相应章节的设计代码、测试平台代码（可自行编程），完成74HC00、74HC02、74HC04、74HC08、74HC32、74HC86相应的设计、综合及仿真。 4、提交针对74HC00、74HC02、74HC04、74HC08、74HC32、74HC86（任选一个）的综合结果，以及相应的仿真结果。 四、实验结果和数据处理 1、所有模块及测试平台代码清单 //74HC00代码-与非 module HC00(A,B,Y); input A,B; output Y; assign Y=~(AB); endmodule //74HC00测试平台代码 `timescale 1ns/1ns module testbench; reg A,B; wire Y; HC00 testbench00(A,B,Y); initial begin A=0;B=0; #10 A=1; #10 B=1; #10 A=0;#10; end endmodule //74HC02代码-或非 module HC02(A,B,Y); input A,B; output Y; assign Y=~(A||B); endmodule //74HC02测试平台代码 `timescale 1ns/1ns module testbench; reg A,B; wire Y; HC02 testbench02(A,B,Y); initial begin A=0;B=0; #10 A=1; #10 B=1; #10 A=0;#10; end endmodule //74HC04代码-非 module HC04(A,Y); input A; output Y; assign Y=~A; endmodule //74HC04测试平台代码 `timescale 1ns/1ns module testbench; reg A; wire Y; HC04 testbench04(A,Y); initial begin A=0;#10 ; A=1;#10; end endmodule //74HC08代码-与 module HC08(A,B,Y); input A,B; output Y; assign Y=AB; endmodule //74HC08测试平台代码 `timescale 1ns/1ns module testbench; reg A,B; wire Y; HC08 testbench08(A,B,Y); initial begin A=0;B=0; #10 A=1; #10 B=1; #10 A=0;#10; end endmodule //74HC32代码-或 module HC32(A,B,Y); input A,B; output Y; assign Y=A||B; endmodule //74HC32测试平台代码 `timescale 1ns/1ns module testbench; reg A,B; wire Y; HC32 testbench32(A,B,Y); initial begin A=0;B=0; #10 A=1; #10 B=1; #10 A=0;#10; end endmodule //74HC86代码-异或 module HC86(A,B,Y); input A,B; output Y; assign Y=A^B; endmodule //74HC86测试平台代码 `timescale 1ns/1ns module testbench; reg A,B; wire Y; HC86 testbench86(A,B,Y); initial begin