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西安邮电学院 FPGA课程设计报告 题 目： 基于FPGA的CRC校验 院 系： 通信与信息工程学院 专业班级： 电科0903 学生姓名： 于宝军 导师姓名： 山蕊 起止时间：2012-9-10至 2012-9-21 年 月 日 FPGA课程设计报告提纲 1.任务目的为基础，完成CRC校验。 3．使用环境 (硬件环境，设备等) 4.1 技术规范为基础完成CRC校验。 ⑵实验原理：循环冗余校验CRC是由分组线性码的分支而来，其主要应用是二元码组。CRC的基本思想是利用线性编码理论，在发送端根据要传送的k位二进制码序列，以一定的规则产生一个校验用的监督码(即CRC码)r位，并附在信息后边，构成一个新的二进制码序列数共(k+r)位，最后发送出去。在接收端，则根据信息码和CRC码之间所遵循的规则进行检验，以确定传送中是否出错。任何一个由二进制位串组成的代码可以和一个多项式相对应。例如k为要发送的信息位位数，可对应一个(k-1)次多项式，r位冗余位可对应于一个(r-1)次多项式r(x)，在CRC校验编码时，由信息位产生冗余码的编码过程就是求余数r(x)的过程 。 3.引脚定义 信号名称 I/O 引脚功能 mod[15:0] 输出 余数 valid_mod 输出 输出余数标志位 valid 输出 标志位 clk 输入 时钟脉冲 din[31:0] 输入 数据输入端 count[5:0] 输出 计算异或次数 rst 输入 复位键 4.2 设计方案功能验证方案.4 电路设计源代码，功能仿真激励源代码及功能仿真结果报告module jiaoyan(clk,rst,valid,din,mod,valid_mod); input clk; input rst; input valid; input [31:0] din; output [15:0] mod; output valid_mod; reg [47:0] D; wire [16:0] Q; reg [5:0] count; always @(posedge clk or negedge rst) begin if(~rst) begin D=48d0; end else begin if(valid) begin D={din,16b0000000000000000}; end else D={Q,D[30:0]}1; end end assign Q=(D[47])?(D[47:31]^17b10001000000100001):D[47:31]; assign valid_mod = (count==6d1); assign mod = Q[15:0]; always @(posedge clk or negedge rst) begin if(~rst) begin count=6d0; end else if(valid) count=6d30; else if(count!=6d0) begin count=count-1d1; end end endmodule 激励代码 module stimulus; reg clk; reg rst; reg [31:0] din; reg valid; wire [15:0] mod; wire valid_mod; jiaoyan jiaoyan(.clk(clk),.rst(rst),.valid(valid),.din(din),.mod(mod),. valid_mod (valid_mod)); always #10 clk=~clk; initial begin clk=0;