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乐山师范学院物电学院 EDA实验报告 实验名称：二选一数据选择器VHDL设计 Quartus II 6.0开发环境与EDA实验箱使用 学 生 姓 名： 何林 学 号 专 业 班 级： 电信2011级 1 班 指 导 老 师 姓 名： 李雪梅、常峰 报 告 提 交 日 期： 2013/3/12 一、实验目的： 1．熟悉在Quartus II 6.0环境下原理图输入方法。 2．熟悉Quartus II 6.0环境下编辑、编译综合、仿真的操作方法。 3、掌握利用EDA软件进行电路设计的详细流程； 4、熟悉EDA实验箱的基本使用方法。学会对实验板上的FPGA/CPLD进行编程下载，硬件验证自己的设计项目。 二、实验原理： 2．建立工作库文件夹及工程 任何一次设计都是一项工程（Project），所有此工程相关的所有设计文件都需要放在同一个文件夹里。不同的设计放在不同的文件夹中。 在E盘下建立一个存放本次设计的工程文件夹，比如“shiyan1”。 注意不要使用中文文件夹，文件夹的存放路径也不要包含中文。 注意本实验室计算机C盘和D盘是重启后复原，不要将任何文件和文件夹放置在桌面或者C、D盘下。 初次打开Quartus II 6.0，会有如图提示： 选择是的情况下，首先是新工程向导：介绍 下一步 下一步 下一步，选择目标芯片，首先在Family栏选择ACEX1K系列，然后选择此系列的具体芯片:EP1K30TC144-3。注意不要选成了EP1K30TC144-3。 下一步就点完成。 3．建立文本程序文件 选择File菜单下的New或者直接点击工具栏中的新建图标，选择新建文件类型为VHDL File。 接下来另存文件：保存时需更改文件名与项目名称一样，注意保存在同一个工程文件夹下面。 接下来就可以编写程序了。 4．全程编译 在左侧status栏是编译处理流程，包括数据网表建立、逻辑综合、适配、配置文件装配和时序分析等；最下栏是编译处理信息栏（messages），注意观察工程管理窗口下方的processing处理栏中的编译信息，双击该栏中的错误提示行，在弹出的VHDL文件中加以修改，反复如此，直到编译成功为止。 注意新建工程和新建VHDL源程序步骤可以互换。请同学们试试。 5．时序仿真 选择File菜单下的New或者直接点击工具栏中的新建图标，选择Other Files中的文件类型为Vector Waveform File。 注意新建的Vector Waveform File名称为Waveform1.vwf，需要马上另保存取名为和实体名一致，并且保存在同一工程文件夹下。 将鼠标的光标移到需设置的信号上，单击该行使之变成蓝色，再进行激励信号设置，只对输入信号进行设置。常用的激励信号设置键介绍如下： 依次设置激励信号： 设置仿真时间：主菜单命令EDIT/end time： 仿真器参数设置见教材。然后启动仿真器，观察仿真波形并验证。 6．观察RTL电路图 Quartus II 可实现硬件描述语言或网表文件(VHDL、Verilog、BDF、TDF、EDIF、VQM) 对应的RTL电路图的生成, 其操作方法: 选中Tools→Netlist Viewers项， 在出现的下拉菜单中选择“RTL Viewer HDL”项。选择 RTL Viewer，可以打开工程的RTL电路图。双击图形中有关模块，或选择左侧各项，可逐层了解各层次的电路结构。对于较复杂的RTL电路，可利用功能过滤器Filter Destinations，由此产生相应的简化电路。 7、下载 按QuartusⅡ的原理图输入设计方法与流程完成半加器和全加器的输入、逻辑综合编译、仿真测试等步骤，得出正确的仿真波形图。最后进行对目标芯片（EP1K30TC144－3）进行编程下载，并进行硬件测试，验证本项设计的功能。 （1）．查看目标设备是否选择正确（这个应该在新建工程的时候就已经确定了，如果没有注意，那么这一步是必须的）：Assignments——Dvice EP1K30TC144-3 （2）．编译一次（必须的） （3）．根据程序功能选择相应的电路模型，选择模式5 （4）．引脚绑定 菜单Assignments——Assignment Editor， 当一个项目的顶层实体设计完成后，就可以进行管脚锁定和约束。 锁定前先进行一些设置：Assignment→Device，将未使用的管脚设置：input tri-stated(输入三态) 。参选实验电路模式5和附表一，若目标芯片EP1K30/50144-PIN TQFP，键1（PIO0，引脚号为8）控制S；输入信号a、b分别锁定在clock5(引脚号为56)引脚，clock0(引脚号