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第四讲 VHDL语言基础 徐渊 VHDL描述形式 硬件电路模型： 电路模块，具有外部接口和内部结构 VHDL：用于描述硬件的结构性程序，采用文本文件编写；用程序模块表达硬件模块：设定外部端口，设计内部结构。 VHDL的程序结构 VHDL程序由模块构成，每个模块对应于一个电路块； 模块由三部分组成： 库和包 library（设计资源） 实体 entity （外部端口） 构造体 architecture（内部结构） VHDL的程序示例 library ieee; use ieee.std_logic_1164.all;   entity inhibit is port ( x,y: in std_logic ; z: out std_logic); end inhibit;   architecture rtl of inhibit is begin z=1 when x=1 and y=0 else 0; end rtl; 简单的实体 entity entity-name is port (signal-name : mode signal-type; …… signal-name : mode signal-type); end entity-name; 比较复杂的实体 ENTITY 实体名 IS GENERIC语句； PORT语句； （