034824_数字系统设计与VHDL4VHDL设计初步.ppt

第4章 VHDL设计初步 4.1 VHDL简介 1983年VHDL语言正式提出； 1987年IEEE将VHDL采纳为标准，即“IEEE Std 1076-1987”，从而使VHDL成为硬件描述语言的业界标准之一，各EDA公司相继推出自己的VHDL设计环境，或宣布自己的设计工具支持VHDL； 1993年，IEEE对VHDL做了修订，从更高的抽象层次和系统描述能力上扩展了VHDL的功能，公布了新版本的VHDL标准，即“IEEE Std 1076-1993”版本； 1997年，VHDL综合程序包“IEEE Std 1076.3-1997”发布； 2002年IEEE公布了更新的VHDL标准版本，即“IEEE Std 1076-2002”。 VHDL语言的特点 语法严谨，结构规范，移植性强。VHDL语言是一种被IEEE标准化的硬件描述语言，几乎被所有的EDA工具所支持，可移植性强，便于多人合作进行大规模复杂电路的设计；VHDL语言语法严谨、规范，具备强大的电路行为描述能力，尤其擅长于复杂的多层次结构的数字系统设计。 数据类型丰富：VHDL有整型、布尔型、字符型、位型（Bit）、位矢量型（Bit_Vector）、时间型（Time）等数据类型，这些数据类型具有鲜明的物理意义，VHDL也允许设计者自己定义数据类型，自己定义的数据类型可以是标准数据类型复合而成的枚举、数组或记录（Record）等类型。 支持层次结构设计：VHDL适于采用Top-down的设计方法，对系统进行分模块、分层次描述，同样也适于Bottom-up的设计思路；在对数字系统建模时支持结构描述、数据流描述和行为描述，可以像软件程序那样描述模块的行为特征，这时设计者注意力可以集中在模块的功能上，而不是具体实现结构上，也可以采用结构描述。设计人员可以根据需要灵活地运用不同的设计风格。 独立于器件和设计平台：VHDL具有很好的适应性，其设计独立于器件和平台，可以非常方便地移植到其他平台，或综合到其他器件，用户在设计过程中，对器件的结构与细节可以不用考虑。 便于设计复用：VHDL提供了丰富的库、程序包，便于设计复用，还提供了配置、子程序、函数、过程等结构便于设计者构建自己的设计库。 4.2 VHDL组合电路设计 VHDL程序具有下述特点 （1）VHDL每个语句的最后一般用分号（;）结束； （2）VHDL程序书写格式自由，可通过增加空格、转行等提高程序的可读性； （3）以“--”开始的语句为注释语句，用来增强程序的可读性和可维护性，注释语句不参与编译； （4）VHDL关键字（或称为保留字）对大小写不敏感（大写、小写均可），在本书中一律用大写表示。 端口定义：以PORT( )语句定义模块端口及端口数据类型； 端口模式（或端口的方向）：用IN，OUT，INOUT，BUFFER描述端口上数据的流动方向； 数据类型：端口、信号、变量等数据对象都要指定数据类型，常见的数据类型包括INTEGER，BOOLEAN，BIT，STD_LOGIC，STD_LOGIC_VECTOR等。VHDL是一种强类型语言，不同类型的数据不能相互传递数值，即使数据类型相同，位宽不同，也不能相互传递； 信号赋值：用符号“=”对信号进行赋值； 逻辑操作符：包括AND，OR，NOT，NAND，XOR，XNOR等； 文件取名：建议文件名与VHDL程序实体名一致，文件名后缀是.vhd，比如例4.1应存盘为vote.vhd； 工作目录：VHDL设计文件应存于当前设计工程所在的目录中，此目录将被设定为WORK库，WORK库的路径即为此目录的路径。 4.2.2 用VHDL设计加法器 【例4.3】 4位二进制加法器的VHDL描述 ENTITY add4 IS PORT(a,b : IN INTEGER RANGE 0 TO 16; sum : OUT INTEGER RANGE 0 TO 32); END add4; ARCHITECTURE one OF add4 IS BEGIN sum=a+b; --用算术运算符进行设计 END one; 4位二进制全加器RTL级综合结果（Synplify Pro） 4位二进制全加器门级综合视图 （Synplify Pro） 4.3 VHDL时序电路设计 【例4.5】 基本D触发器的VHDL描述 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY dff_a IS PORT(d,clk: IN STD_LOGIC; q: OUT STD_LOGIC); END dff_a; ARCHITECTURE one OF dff_a IS BEGIN PROCESS(clk)