FPGA工程师培训二.pptxVIP

FT工作室 培训二. FPGA设计的基本技巧和知识  FT工作室 一.信号与变量(分频实例） 变量：它是一个局部变量，只能在进程和子程序中使用；变量不能将信息带出对它做出定义的当前结构中，变量的赋值是一种理想化的数据传输，是立即发生，不存在任何延时的行为。变量的主要作用就是在进程中作为临时的数据存储单元。 信号：它是一个全局变量，作为一个数值容器，不仅可以容纳当前值，也可以保持以前的历史值，也就是说和触发器的记忆功能有很好的对应关系。 FT 工作室 二.亚稳态 亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。当一个触发器进入亚稳态时，既无法预测该单元的输出电平，也无法预测何时输出才能稳定在某个正确的电平上，在这个稳定期间，触发器输出一些中间级电平，或者可能处于振荡状态，并且这种无用的输出电平可以沿信号通道上的各个触发器级联式传播下去。 解决方法：降低系统时钟频率 用反应时间更快的触发器 引入同步机制，防止亚稳态传播 改变时钟质量，用边沿变化快速的时钟信号 FT工作室  三. 复位电路 在FPGA设计中,复位电路是及其重要的,因为一个不正确设计的复位本身可以表现为一个不可重复的逻辑错误.复位电路分为:异步复位和同步复位. 异步复位:无论时钟沿是否到来,只要复位信号有效,就对系 统进行复位. 优点:1.节省资源(大多数目标器件库的dff都有异步复位端口， 因此采用异步复位可以节省资源) 2.设计相对简单。 3.异步复位信号识别方便，而且可以很方便的使用FPGA的全局复位端口GSR 缺点:1.在复位信号释放的时候容易出现问题。具体就是说：倘若复位释放时恰恰在时钟有效沿附近，就很容易使寄存器输出出现亚稳态，从而导致亚稳态。 2.复位信号容易受到毛刺的影响. FT工作室 同步复位:复位信号在时钟沿到来的时候,才能有效,否则,不复位. 优点:1. 便于系统同步化（同步复位可以使你的系统成为完全的同步时序电路，便于时序分析，而   fmax一般较高） 2.便于滤除高频毛刺(他采用clk打一拍可以消除高频毛刺） 缺点:1. 复位信号的有效时要大于时钟周期，才能真正被系统识别并完成复位任务。同时还要考虑，诸如：clk skew,组合逻辑路径延时,复位延时等因素 2. 浪费资源(由于大多数的逻辑器件的目标库内的DFF都只有异步复位端口，所以，倘若采用同步复位的话，综合器就会在寄存器的数据输入端口插入组合逻辑，这样就会耗费较多的逻辑资源) FT工作室 FPGA设计中复位的处理方法(工程中常用) 异步复位，同步释放 + 复位信号低电平有效 异步复位，同步释放 ： 就是在复位信号到来的时候不受时钟信号的同步，而是在复位信号释放的时候受到时钟信号的同步。 现场操作:编写异步复位电路和同步复位电路用quartusII软件中的RTL Viewer查看电路. VHDL实例: FT工作室 library IEEE; use IEEE.std_logic_1164.all; use IEEE.std_logic_arith.all; use IEEE.std_logic_unsigned.all; entity rst_module is port(    sys_clk    : in std_logic;    rst_in     : in std_logic;    rst_out    : out std_logic    ); end rst_module; architecture behave of rst_module is signal rst_tmp:std_logic; begin process(sys_clk,rst_in)    begin       if rst_in = 0 then         rst_out = 0; rst_tmp=0;       elsif rising_edge(sys_clk) then         rst_tmp = 1; rst_out=rst_tmp;       end if;    end process; end behave; FT工作室 四.同步时序电路和异步时