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Verilog语言快速入门
1;2;3;4;5;6;7;8;9;10;(1) 算术型;(2) 逻辑型;(3) 关系运算符;(4) 等价运算符;(5) 按位运算符;(6) 缩减运算符;(7) 移位运算符;(8) 拼接复制运算符;(9) 条件运算符;20;3. always语句块;电平敏感：;例：
always @ (posedge CLK)
Q=D；;说明：
过程块中的赋值目标必须是reg型的。
由于always语句可以描述边沿变化，在设计时序电路中得到广泛应用。
always语句中还可以使用if、case、for循环等语句，其功能更加强大。;25;26;27;3. always语句块;3. always语句块;阻塞赋值的实质：右边表达式的计算和对左边寄存器变量的赋值是一个统一的原子操作中的两个动作，这两个动作之间不能再插入其他任何动作。
非阻塞赋值的实质：首先按顺序计算右边表达式的值，但是并不马上赋值，而是要等到过程结束时再按顺序赋值。
; 阻塞赋值【例8-6】
always @ (A,B)
begin
M1=A;
M2=BM1;
Q=M1|M2;
end;3.2多路选择器的Verilog描述;33;34;35;36;4. 底层模块和门原语调用;38;4. 底层模块调用;5. Verilog中的数据类型;net类中的数据类型;将一个信号定义成net型还是varible型，由以下两方面决定
使用何种赋值语句对该信号进行赋值，如果是连续赋值或门原语赋值或例化语句赋值，则定义成net型；如果是过程赋值则定义成variable型。
对于端口信号来说，input信号和inout信号必须定义成net型的；output信号可以是net型的也可以是variable型的，决定于如何对其赋值（同a）。;例：;四个端口信号中
A、B必须是net型的；
SO、CO可以是net型的也可以是variable型的，决定于如何对其赋值;例：;46;47;48;49;8. if语句;51;52;53;54;55;56;57;58;59
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