[工学]IC Layout3 digital layout.ppt

* * * * * * * * * * * * * * * * 0.55 micron CMOS, 4 layer metal Clock load accounts for 40% of the total effective capacitance of the chip EE141 * EE141 * EE141 * 时钟分布 Clock Distribution 通常每个数字电路中的大多数模块都是在电路中 一个全局时钟信号的同步下工作的。这个时钟信号的 布线网络称为时钟网络。 * Digital Layout * 根本上来说，实现时钟信号的目的就是要以最小 的延迟将时钟信号分配到遍及一个大面积区域的所有 时序单元。而这个工作通常称为时钟分布。 时钟信号通常有大的电容负载，因此有很多不同 的方法来获得最小延迟。 * Digital Layout * 单一时钟信号 全局时钟通常直接源于PAD或是内部的时钟信号 产生模块，出来的时钟信号只用一根互连线。此时可 以有两种方法进行时钟分布： * Digital Layout * “树根”法：信号线起始的部分尽可能的宽，随着 时钟信号供给到不同的模块，信号线的宽度越来越 窄。这种方法通常是根据每一分支上的电流来确定来 确定电源线逐渐减小的比率。 “阻抗”法：与“树根”法很像，但信号线逐渐缩 小的比率是根据时钟PAD和指定模块之间的计算电 阻值来确定的。 单一时钟信号布线的基本方法 * Digital Layout * 单一时钟信号的布线风格 另一种常用的时钟实现方案称为时钟树。在ASIC 设计类型中是很常见的，因为时钟树的自动生成很容 易集成进ASIC设计流程中。 * Digital Layout * 时钟树 (Clock Tree) 时钟网络通常很大，故时钟信号有很大的电容负 载。因此要建立一个有足够大的驱动强度、能够驱动 时钟网络中的所有门的单元是不可能的。 时钟树综合 * Digital Layout * 将时钟网络分成几个小网络，并插入缓冲器。分 割后的网络成树枝状，称为时钟树。建立时钟树的过 程称为时钟树综合。 时钟树是插入在时钟信号路径上的缓冲器网络， 它通过缓冲器使时钟源和所有终点之间的延迟减小。 产生的相应网络和树有些相似，中心时钟信号的分支 通过使用缓冲器遍及整个芯片，在时钟信号到达所有 叶单元处结束。 How a Clock Tree is constructed? 从时钟源开始，将时钟 网络分成几个小网络，从第 一级开始，每分一级插入时 钟缓冲器，依此类推。 * Digital Layout * A Basic Clock Tree A Example of a Clock Tree in Chip Design * Digital Layout * 时钟分布网中常用的时钟树结构 * Digital Layout * * More realistic H-tree [Restle98] * Digital Layout * 首先要定义/了解时钟树的范围，包括诸如总负载、 布线面积、时钟信号线长度， 可用来走时钟信号线 的布线层和布线约束条件。 * Digital Layout * 建立时钟树要考虑的主要内容 定义时钟树必须满足的约束，包括最小和最大的插 入延迟以及最大相位偏移。 定义时钟树拓扑布局产生的方法，包括时钟树有几 组缓冲，缓冲器－反相器类型和每级扇出的限制。 设计工程可以手动产生时钟树拓扑布局，也可通过 时钟树产生工具自动实现。 时钟偏移 (Clock skew ) 是指时钟网中到达叶单元的 最大时间差。 * Digital Layout * 建立时钟树的关键要求 时钟偏移说明在一个特定的时钟网里，由于叶单 元所在的物理位置的差异，不是所有的时序单元都能 精确地在同一时间接收到时钟信号。 If skew is over the desired budget, the chip might not function correctly at its designed speed (a setup violation) , or might not function at all (a hold violation). 时钟插入延迟 (Clo