[信息与通信]Synopsys 实验系列1_HDL语言_VHDL amp Verilog.ppt

Synopsys 实验系列1_HDL语言_VHDL Verilog 2010.10.25 HDL Compiler分类 DC的使用有多种方式，主要可以分为图形界面模式和命令行模式，两者在本质上是一致的，使用者可以根据自己的喜好选择。 下面就在这两种模式下对HDL Compiler的调用作一一介绍。 图形界面模式——Read命令（续） 图形界面模式——write命令（续） 命令行模式——指定工作库 命令行模式——write命令 命令行模式——write命令（续） 1. 库文件指定命令 set target_library ./*/*.db 指定元件库 set symbol_library ./*/* .sdb 指定符号库 set link_library ./*/*. 把目标库放入内存 2. 工作库指定命令 define_design_lib ADD –path ./ADD 3. analyze与elaborate命令（可用read命令取代） analyze –format verilog (or vhdl) ./*/*.v (or .vhd) elaborate 模块名（或实体名） (read_file –format verilog (or vhdl) ./*/*.v (or .vhdl) 4. 保存结果（write命令） write –xg_force_db 直接输入write时的出错 这里没有指定所要保存的文件名，默认方式下为elaborate命令中执行 的工程名加.db的后缀 （alu_width8.db) 小结：命令行模式下HDL Compiler调用过程 LOGO LOGO * * 两者都是HDL代码编译工具分别是针对于VHDL语言与Verilog语言的编译。都属于Synopsys HDL Compiler家族中的成员。在设计流程中， VHDL Compiler与HDL Compiler for Verilog这两个工具的作用类似，只是工作的语言不同。 HDL Compiler VHDL Compiler HDL Compiler for Verilog 3 HDL Compiler 的作用（VHDL） 作用： 一是进行转换,将VHDL或Verilog语言的源代码转换成Synopsys内部可识 别的数据格式（.db）.[ (V)HDL Compiler converts (V)HDL source code to an internal format used by Synopsys Design Compiler(*.db). ] 二是进行优化，在block-level级别上进行优化。 设计流程中处的位置 5 HDL Compiler的调用方法 在Synopsys中有两种方法可以实现HDL Compiler的调用。 方法一： 调用Design Analyzer中的HDL Compiler工具。 方法二： 调用Design Compiler(简称DC)中的HDL Compiler工具（包括analyze与elaborate 命令或read命令）来实现HDL Compiler的调用；具体方法的选用取决于具体系统的支持情况 ，以下所讲都是在DC的环境下实现的。 Design Compiler(DC)的使用方式 12 图形界面模式—启动图形界面的DC 输入命令启动DC DC工具列表中HDL Compiler与VHDL Compiler工具 13 图形界面模式—DC的图形界面 14 图形界面模式——指定库文件 “指定库文件”框 20 图形界面模式——analyze命令 21 图形界面模式——analyze命令（续） 默认为Auto 22 图形界面模式——analyze命令（续） 将Auto该为Verilog 选择要读入文件 24 图形界面模式——analyze命令（续） 所选文件 25 图形界面模式——elaborate命令 26 图形界面模式——elaborate命令（续） 注：若没有特别指定工作库，Default即为Work库。 默认为Default 27 图形界面模式——elaborate命令（续）