[信息与通信]quartusII使用初步.ppt

输入“节点”界面 点击“Node Finder…”按钮 查询节点界面(注意,fliter 要选择Pin:all) 点击“Start”按钮查询节点 查找后的界面 被查找到的节点列在左侧栏中。本例中要使用 所有节点，点击“”按钮把所有节点选中。 选中完节点后的界面 点击“OK”按钮结束。 节点查找完成后的界面 点击“OK”按钮结束。 节点插入完成后的界面 为输入节点指定波形 选中“Pin”节点的10ns到20ns部分，然后点击左侧的“1”。 为“Pin”指定完波形的界面 保存波形文件 仿真分类 功能仿真 时序仿真 在菜单Assignments-Settings-Simulator -Simulation Mode中选择Functional或Timing 功能仿真 先要生成功能仿真的网表 Processing ?Generate Functional Stimulation Netlist 点击工具栏上的“仿真”按钮。 仿真后的波形文件 编译项目后进行仿真 时序仿真 为项目指定器件及分配器件的引脚 七、分配器件及引脚 六 DE2板的使用连接 参见DE2使用手册 DE2板的结构及连接 10 DE2板上开关,按键,LED灯,时钟的控制引脚号及控制方法参见29 指定器件族(Family) 本例使用CYCLONE II器件族 指定具体器件(Available Devices) 本例使用EP1C6Q240C8器件 分配引脚 Assignments ? Assignment editor得到上图界面 指定具体引脚 点击PIN,在TO选框内加入引角 并指定引角号(编译) 打开“Programmer（Tools菜单中或工具栏中的快捷方式） 八、下载文件到开发板 下载文件界面 如果现在硬件没有设置，要首先设计现在硬件：点击“Hardware Setup…”按钮。(后面是Quartus5.0的设置方式，8.0不需设置) 下载硬件设置界面 点击“Add Hardware”按钮。 选择硬件 选择“ByteBlasterMV or ByteBlaster II”，点击“OK”结束。 添加完下载硬件后的界面 添加完下载硬件，如“Current selectd”还是显示“No hardware”，则点击下拉框,选择ByteBlasterII 下载硬件设置完成后的界面 在“Type：”后显示了下载硬件。为添加下载文件，点击“Add File…”按钮。 添加文件界面 在本例的项目目录中选择扩展名为 “.sof”的文件，点击“打开”按钮。 下载文件 点击“Program/Config”复选框，然后点击“Start”按钮。 Any question? * 反对法大 * PLD是可编程逻辑器件(Programable Logic Device)的简称,FPGA是现场可编程闸阵列(Field Programable Gate Array)的简称,两者的功能基本相同,只是实现原理略有不同,所以我们有时可以忽略这两者的区别,统称为可编程逻辑器件或PLD/FPGA. Quartus II 8.0使用介绍 Quartus II 8.0 简介 EDA开发平台 PLD/FPGA 功能： 设计输入、编译、 逻辑综合、器件适配、 设计仿真、定时分析、器件编程 Quartus II使用方法 建立新项目 建立新Verilog HDL文件 编译项目 建立新块设计文件 功能仿真 分配器件及引脚 下载文件到开发板 License 的设置 License 的设置 在终端下输入ipconfig /all，找到物理地址 License 的设置 license.dat里的XXXXXXXXXXXX用物理地址(例子里是50784c76e2b1)替换 在License file 中导入license.dat 一、建立新项目 建立新项目：File－New Project Wizard… 指定完项目目录后的界面: 项目名称、顶层设计实体名称缺省使用该目录名称。 项目名称一般可任取，但顶层设计实体名称一定要与将要设计的某个文件同名。 File－New… 或 工具栏上的“新建”按钮 在出现的“新建”界面的“Device Design Files”标签中选择“Verilog HDL File”。 二、建立新VerilogHDL文件 输入VerilogHDL源文件 保存VerilogHDL源文件 本例中的项目只有这一个文件，所以该VerilogHDL源文件的名称与该项目的顶层设计实体名称相同，当然，该VerilogHDL源文件的名称一定与它内部的实体（“Entity”）名称相同。 编译