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EDA课程设计实验报告 学 院 信息工程学院 专 业 通信工程 学 号 姓 名 任课教师 2013年 10 月30 日 一、FPGA简介 随着基于的EDA技术的发展和应用领域的扩大与深入，EDA技术在电子信息、通信、自动控制及计算机等领域的重要性日益突出。作为一个学专业的学生，我们必须不断地去了解更多的新产品信息，这就更加要求我们对EDA有个全面的认识。在我们的日常中有很重要的应用，用VHDL语言去将会使们对本知识可以更好地掌握VHDL的采用自顶向下设计方法实现的信号发生器，该设计方法具有外围电路简单，程序修改灵活和调试容易等特点，并通过计算机仿真证明了设计的正确性。FPGA是整个系统的核心，构成系统控制器，波形数据生成器，加法器，运算/译码等功能。 通过以上分析设计要求完成的功能，确定函数发生器可由递增斜波产生模块、递减斜波产生模块、三角波产生模块、阶梯波产生模块、正弦波产生模块、方波产生模块和输出波形选择模块组成，以及按键复位控制和时钟输入。由此可确定系统的总体原理框图为： 三、方案选择 1、波形函数发生方案对比选择 波形函数发生是本设计的最重要的部分，实现函数发生的途径也有很多，因此必须选择一种易于实现且精度高的方案，以此来提高本设计的实用性。 本信号发生器利用在系统编程技术和FPGA芯片产生。用VHDL语言编写程序，调试成功后下载至实验装置的芯片上，再利用外接电路实现以上设计功能。 系统时钟输入后，通过复位开关选择是否产生波形，当各个模块产生相应的信号波形后，通过波形选择模块波形选择开关选泽输出不同的波形，再通过D/A转换器转换，就可以把数字信号（由FPGA输出）变成了相应模拟的信号波形。整个系统设计的核心就是FPGA部分。 五、各模块程序设计及仿真 根据自上而下的思路进行项目设计。明确每个模块的功能以后，开始编写各个模块的程序。 图1 递增斜波模块仿真图 程序设计的当复位信号为0时,输出为0，无对应的波形产生。当复位信号为1时，每当检测到时钟上升沿时，计数器值加1，当增加到最大后清零。计数值增加呈现线性关系，因此输出的波形是递增的斜波。从仿真波形图也能看出这种变化规律。模块程序如下： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY icrs IS PORT(clk,reset: IN STD_LOGIC; q: OUT STD_LOGIC_VECTOR(7 DOWNTO 0)); END icrs; ARCHITECTURE behave OF icrs IS BEGIN PROCESS(clk,reset) VARIABLE tmp : STD_LOGIC_VECTOR(7 DOWNTO 0); BEGIN IF reset=0 THEN tmp:= ; --复位信号清零 ELSIF clkEVENT AND clk=1 THEN IF tmp= THEN tmp:=; --递增到最大值清零 ELSE tmp:=tmp+1; --递增运算 END IF; END IF; q=tmp; END PROCESS; END behave; 2、递减斜波模块 递减斜波dcrs的VHDL程序如附录所示，其中clk是输入时钟端口，reset为输入复位端口，q为八位二进制输出端口。 图2 递减斜波模块仿真图 程序设计的是复位信号为0时输出为0，无对应的波形产生。当复位信号为1时，当每当检测到时钟上升沿时，计数值减1，当减到0后赋值到最大。计数值减少呈现线性关系，因此输出的波形是递减的斜波。从仿真波形图也能看出这种变化规律。模块程序如下： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY dcrs IS PORT (clk,reset:IN STD_LOGIC; q:OUT STD_LOGIC_VECTOR(7 DOWNTO 0)); END dcrs; ARCHITECTURE behave OF dcrs IS BEGIN PROCESS(clk,reset) VARIABLE tmp:STD_LOGIC_VECTOR(7 DOWNTO 0); BEGIN IF reset=0 THEN tmp:=; --复位信号置最大值 ELSIF clkEV