FPGA基于FPGA多功能电子钟设计.docx

FPGA课程设计 报 告 书 题 目：基于FPGA多功能电子钟设计 学 院： 电气工程与自动化 专业班级： 电信12-3班 目 录摘 要1第一章 FPGA简介21.2 FPGA基本结构21.3 FPGA系统设计流程3第二章 系统电路设计42.1电子钟的设计方案选择42.2总体设计方案42.3显示电路设计52.3.1分频器电路72.3.2扫描电路电路72.3.3 BCD码多路选择器72.3.4 BCD译码器72.3.5位选码电路82.4电子时钟计数器电路设计82.4.1秒和分计数器设计82.4.2小时计数器设计10总 结12参考文献13附录14摘 要 本文介绍了多功能电子钟的现状及发展动态，多功能电子钟的应用，多功能电子钟的基本原理和实现方法以及系统构建理论。针对现行电子钟设计方案实现起来相对复杂、误差偏大等弊端，对以FPGA为核心器件的电子钟方案进行了实验研究，利用EDA技术自顶向下的设计方法，设计电子钟各模块及相应具体电路，通过编译、仿真并下载到FPGA实验平台进行测试，运行结果表明：系统能以较小的误差显示时、分、秒，并且当走时不准时，可以通过相应设置键实现校时。 关键词：多功能电子钟；EDA；FPGA第一章 FPGA简介1.1 FPGA概述FPGA是现场可编程门阵列（Field Programmable Gate Array）的简称，与之相应的CPLD是复杂可编程逻辑器件（Complex Programmable Logic Device）的简称，两者的功能基本相同，只是实现原理略有不同，有时可以忽略这两者的区别，统称为可编程逻辑器件或CPLD/PGFA。CPLD/PGFA几乎能完成任何数字器件的功能，上至高性能CPU，下至简单的74电路。它如同一张白纸或是一堆积木，工程师可以通过传统的原理图输入或硬件描述语言自由的设计一个数字系统。通过软件仿真可以事先验证设计的正确性，在PCB完成以后，利用CPLD/FPGA的在线修改功能，随时修改设计而不必改动硬件电路。使用CPLD/FPGA开发数字电路，可以大大缩短设计时间，减少PCB面积，提高系统的可靠性。这些优点使得CPLD/FPGA技术在20世纪90年代以后得到飞速的发展，同时也大大推动了EDA软件和硬件描述语言HDL的进步。1.2 FPGA基本结构FPGA具有掩膜可编程门阵列的通用结构，它由逻辑功能块排成阵列，并由可编程的互连资源连接这些逻辑功能块来实现不同的设计。FPGA一般由3种可编程电路和一个用于存放编程数据的静态存储器SRAM组成。这3种可编程电路是：可编程逻辑模块（CLB—Configurable Logic Block）、输入/输出模块（IOB—I/O Block）和互连资源（IR—Interconnect Resource）。可编程逻辑模块CLB是实现逻辑功能的基本单元，它们通常规则的排列成一个阵列，散布于整个芯片；可编程输入/输出模块（IOB）主要完成芯片上的逻辑与外部封装脚的接口，它通常排列在芯片的四周；可编程互连资源包括各种长度的连接线段和一些可编程连接开关，它们将各个CLB之间或CLB、IOB之间以及IOB之间连接起来，构成特定功能的电路。(1)CLB是FPGA的主要组成部分。它主要由逻辑函数发生器、触发器、数据选择器等电路组成。CLB中3个逻辑函数发生器分别是G、F和H，相应的输出是G’、F’和H’。G有4个输入变量G1、G2、G3和G4；F也有4个输入变量F1、F2、F3和F4。这两个函数发生器是完全独立的，均可以实现4输入变量的任意组合逻辑函数。逻辑函数发生器H有3个输入信号；前两个是函数发生器的输出G’和F’，而另一个输入信号是来自信号变换电路的输出H1。这个函数发生器能实现3输入变量的各种组合函数。这3个函数发生器结合起来，可实现多达9变量的逻辑函数。CLB中有许多不同规格的数据选择器（四选一、二选一等），通过对CLB内部数据选择器的编程，逻辑函数发生器G、F和H的输出可以连接到CLB输出端X或Y，并用来选择触发器的激励输入信号、时钟有效边沿、时钟使能信号以及输出信号。这些数据选择器的地址控制信号均由编程信息提供，从而实现所需的电路结构。CLB中的逻辑函数发生器F和G均为查找表结构，其工作原理类似于ROM。F和G的输入等效于ROM的地址码，通过查找ROM中的地址表可以得到相应的组合逻辑函数输出。另外，逻辑函数发生器F和G还可以作为器件内高速RAM或小的可读写存储器使用，它由信号变换电路控制。(2)输入/输出模块IOB。IOB提供了器件引脚和内部逻辑阵列之间的连接。它主要由输入触发器、输入缓冲器和输出触发/锁存器、输出缓冲器组成 。每个IOB控制一个引脚，它们可被配置为输入、输出或双向I/O功能。当IOB控制的引脚被