[工学]第二章 Verilog HDL基础.ppt

第二章 Verilog HDL基础 Verilog HDL历史与现状 Verilog HDL与VHDL 系统建模概述 简单的Verilog HDL示例 语言要素 表达式、操作数、操作符 门级建模 数据流建模 行为建模 Verilog HDL源代码设计 Testbench验证 Verilog HDL历史 1983年，Gateway Design Automation公司推出Verilog语言，开发了仿真与验证工具； 1985年，GDA推出Verilog仿真器Verilog-XL：仿真速度快，处理能力强，具有交互式调试手段； 1987年，Synopsys公司的综合软件开始接受Verilog输入； 1989年，Cadence公司收购GDA，进一步扩大Verilog的影响； 1990年，Open Verilog International（OVI）成立，推广Verilog HDL和Veriog-XL被广泛推广； 1993年，OVI推出Verilog2.0，作为IEEE提案提出申请； 1995年，IEEE（Institute of Electrical and Electronics Engineers）通过Verilog HDL标准IEEE Std.1364-1995； 2001年，IEEE 发布了Verilog IEEE 1364-2001标准。 本课程以IEEE Std.1364-1995为主 Verilog HDL现状 Verilog HDL是最广泛使用的、具有国际标准支持的硬件描述语言，绝大多数的EDA厂商都支持； 在工业界和ASIC设计领域，Verilog HDL应用更加广泛。 Verilog HDL与VHDL VHDL Very-High-Speed Integrated Circuit Hardware Description Language 诞生于1982年；1987年底被IEEE和美国国防部确认为标准硬件描述语言 。 IEEE 1076（1983） IEEE 1076-1995 …… Verilog HDL与VHDL 建模层次 系统级(system): 用高级语言结构实现设计模块的外部性能的模型。 算法级(algorithmic): 用高级语言结构实现设计算法的模型。 RTL级(Register Transfer Level): 描述数据在寄存器之间流动和如何处理这些数据的模型。 门级(gate-level): 描述逻辑门以及逻辑门之间的连接的模型。 开关级(switch-level): 描述器件中三极管和储存节点以及它们之间连接的模型。 Verilog HDL与VHDL 相同点： 都能形式化抽象表示电路行为和结构； 支持逻辑设计中层次与范围的描述； 具有电路仿真和验证机制； 与工艺无关。不专门面向FPGA设计 不同点： Verilog与C语言相似，语法灵活；VHDL源于Ada语言，语法严格； Verilog更适合ASIC设计。 SystemVerilog与SystemC SystemVerilog：IEEE 1364 Verilog-2001 标准的扩展增强，兼容Verilog 2001，将硬件描述语言（HDL）与现代的高层级验证语言（HVL）结合。 SystemC：一种软/硬件协同设计语言 ，既是系统级语言，也是硬件描述语言。 系统建模 设计方法学 自顶向下 自底向上 混合式 描述方式 数据流描述：描述电路数据流行为：assign 行为描述：描述功能：initial，always 结构化描述：描述元器件间连接关系：例化 混合描述：Verilog允许多描述方式共存于同一模块。 简单的Verilog程序 module trist1(out,in,enable); output out; /*输出信号*/ input in, enable; //输入信号 mytri tri_inst(out,in,enable); endmodule module mytri(out,in,enable); output out; input in, enable; assign out = enable? in : bz; endmodule 简单的Verilog程序 三态门（综合） 简单的Verilog程序 Verilog HDL程序是由模块构成的； 每个模块要进行端口定义,并说明输入输出口,然后对模块的功能进行逻辑描述； Verilog HDL程序的书写格式自由,一行可以写几个语句,一个语句也可以分写多行； 除了endmodule语句外,每个语句和数据定义的最后必须有分号。 同一电路的多种描述方法 二选一的选择器