抢答器、万年历EDA课程设计.docVIP

  1. 1、本文档共22页,可阅读全部内容。
  2. 2、原创力文档(book118)网站文档一经付费(服务费),不意味着购买了该文档的版权,仅供个人/单位学习、研究之用,不得用于商业用途,未经授权,严禁复制、发行、汇编、翻译或者网络传播等,侵权必究。
  3. 3、本站所有内容均由合作方或网友上传,本站不对文档的完整性、权威性及其观点立场正确性做任何保证或承诺!文档内容仅供研究参考,付费前请自行鉴别。如您付费,意味着您自己接受本站规则且自行承担风险,本站不退款、不进行额外附加服务;查看《如何避免下载的几个坑》。如果您已付费下载过本站文档,您可以点击 这里二次下载
  4. 4、如文档侵犯商业秘密、侵犯著作权、侵犯人身权等,请点击“版权申诉”(推荐),也可以打举报电话:400-050-0827(电话支持时间:9:00-18:30)。
  5. 5、该文档为VIP文档,如果想要下载,成为VIP会员后,下载免费。
  6. 6、成为VIP后,下载本文档将扣除1次下载权益。下载后,不支持退款、换文档。如有疑问请联系我们
  7. 7、成为VIP后,您将拥有八大权益,权益包括:VIP文档下载权益、阅读免打扰、文档格式转换、高级专利检索、专属身份标志、高级客服、多端互通、版权登记。
  8. 8、VIP文档为合作方或网友上传,每下载1次, 网站将根据用户上传文档的质量评分、类型等,对文档贡献者给予高额补贴、流量扶持。如果你也想贡献VIP文档。上传文档
查看更多
抢答器、万年历EDA课程设计

湖南工业大学 课 程 设 计 资 料 袋 电气与信息工程 学院() 学年第 学期 课程名称 指导教师 周 汝 学生姓名 专业班级 题 目 成 绩 年 月 日~ 年 月 日 序号 材 料 名 称 备 注 1 课程设计任务书 2 课程设计说明书 3 课程设计图纸 张 湖南工业大学 课程设计任务书 20 —2014 学年第 学期 学院(系、部) 电气工程及其自动化 专业 1004 班 课程名称: 设计题目: 完成期限: 年 月 日~ 年 月 日共 周 容 及 任 务 数字系统设计,就是要求学生利用EDA技术进行综合性的数字电子系统设计,培养学生综合应用能力、独立设计与安装调试能力,并树立工程设计观念。具体任务如下: (1)智力抢答器的设计与实现:包括系统设计原理,VHDL等程序设计,时序仿真与分析,逻辑综合与分析等; (2)综合计时系统的设计:包括系统设计原理,VHDL等程序设计,时序仿真与分析,逻辑综合与分析、硬件验证等; 各子课题的设计具体要求详见附件一。 进 度 安 排 起止日期 工作内容 第13周周一上午08:00-12:00 布置任务,讲解课题设计要求(电204) 第14周周五上午08:00-12:00 智力抢答器的设计(电204) 第14周周六上午08:00-12:00 综合计时系统的设计(电204) 第14周周六下午14:00-17:00 设计验收(电204) 其它时间 学生自行查找资料,自行进行实践,撰写报告 主 要 参 考 资 料 [1] 谭会生,张昌凡.EDA技术及应用(第三版)[M].西安:西安电子科技大学出版社,2011 [2] 谭会生,瞿遂春.EDA技术综合应用实例与分析 [M].西安:西安电子科技大学出版社,2004 指导教师(签字): 2013 年 月日 主任(签字): 年 月 日 设计说明书 起止日期:年月 日~ 年 月 日共 周 学生姓名 班级 学号 成绩 指导教师(签字) 2013年月日 (一)系统设计要求: 在许多比赛活动中,为了准确、直观地判断抢答者,通常设置一台抢答器,并通过灯光、声响、数码管等显示出第一抢答者,同时还可完成计分、扣分等功能。本设计具体要求如下: (1)设计一个可供四组参赛者使用的抢答器,每组设置一个抢答按钮; (2)电路具有第一抢答信号的鉴别功能,当主持人按下清零复位键后,开始抢答,将第一抢答者组别实现出来(数码管显示组号,LED指示灯点亮,并发出“嘀”的声音); (3)设置计分电路,四组参赛者在开始时预置成100分。抢答后回答正确的加10分,错误则扣10分,将计分结果用数码管显示出来; *(4)设置总显示按钮,当主持人按下按钮后,可将每组的得失分情况用数码管直观地显示出来。 (二)系统设计方案: 采用自顶向下的调试方法进行设计,将设计分为抢答模块、计分模块、数据选择模块以及译码显示模块。 (1)抢答模块 主要完成4组参赛者抢答鉴别功能。 CLR=0时输出清零,CLR=1时,A、B、C、D哪组输入为1(用实验箱逻辑电平开关代替抢答键),相应路输出有效信号1,并点亮组别指示灯。两组同时抢答无效。 其VHDL源程序如下: LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY QDJB IS ? PORT(CLR:? IN STD_LOGIC; ?????? A, B, C, D:? IN STD_LOGIC;?--4个组 ?????? A1,B1,C1,D1:? OUT STD_LOGIC; ?????? STATES:? OUT STD_LOGIC_VECTOR(3 DOWNTO 0)); END ENTITY QDJB; ARCHITECTURE ART OF QDJB IS CONSTANTW1:STD_LOGIC_VECTOR:=”0001”; CONSTANTW2:STD_LOGIC_VECTOR:=”0010”; CONSTANTW3:STD_LOGIC_VECTOR:=”0100”; CONSTANTW4:STD_LOGIC_VE

文档评论(0)

gz2018gz + 关注
实名认证
文档贡献者

该用户很懒,什么也没介绍

1亿VIP精品文档

相关文档