时钟树设计原则-SiliconLabs.PDFVIP

时钟树设计原则 在高性能应用中，例如通信、无线基础设施、服务器、广播视频以及测试和测量装置，当 系统集成更多功能并需要提高性能水平时，硬件设计就变得日益复杂，为系统提供参考时 序的板级时钟树也走向这种趋势。在进行时钟树设计时，“一成不变” 的策略并不适用，优 化时钟树以满足性能和成本的要求取决于多种因素，包括系统架构、集成电路（IC ）时序 需求（频率、信号格式等）和终端应用的抖动需求。 参考时序- 何时使用晶体或时钟 第一个设计原则是理清硬件设计的参考时钟需求，并选择用于系统中处理器、FPGA 、 ASIC 、PHY 、DSP 和其他组件的参考时钟类型。如果 IC 已集成振荡器和片上锁相环 （PLL ）用于片内时序，那么通常可以使用石英晶体。石英晶体具有成本效益，因其优异 的相位噪声特性而被广泛使用，他们放在靠近 IC 的地方，以简化电路板布局。然而，晶 体的缺点之一是在整个温度范围内频率有显著变化，超出许多串化器/ 并化器 （SerDes ） 应用中高精度ppm 等级的稳定性需求。在许多要求高稳定性的高速SerDes 应用中，推荐 使用晶体振荡器（XO ），因其可以确保比无源晶体更可靠的稳定性。 当需要多个参考频率时，通常使用时钟发生器和时钟缓冲器。在某些应用中， FPGA/ASIC 有多个时钟域用于数据通路、控制平面和存储控制器接口，需要多个特定参 考频率。如果 IC 不提供晶体输入接口，或者当 IC 需要与外部参考（同步源应用）同步 时，又或者当所需高频参考值很难由晶体生成时，时钟发生器和缓冲器也是优先选择。 自由运行对比同步时钟树 一旦硬件设计确定下来，并且为部分器件选择了晶体，接下来的步骤就是为剩下的时钟选 择时序架构：自由运行或同步。对于需要一个或多个独立参考时钟，且没有任何特殊锁相 环或同步需求的应用来说，XO 、时钟发生器和时钟缓冲器是理想选择。处理器、存储控 制器、SoC 和外围组件（例如，USB 和 PCI Express 转换器）通常使用 XO 、时钟发生器 和时钟缓冲器组合，为自由运行和异步的应用提供参考时序。如果应用需要一到两个定时 源，XO 是最好的选择；而时钟发生器和缓冲器更适合同时需要多个独立时钟的应用。时 Silicon Laboratories, Inc. Rev 1.0 1 钟发生器能够合成多个不同频率的时钟，但与由时钟缓冲器加上XO 组成的时钟树相比， 牺牲部分抖动性能。时钟缓冲器可以与XO 参考联合分配多个相同频率的时钟，并且为多 输出时钟树实现最低抖动。 同步时钟用于需要连续通信和网络级同步的应用，例如光传输网络（OTN ）、 SONET/SDH、移动回程、同步以太网和 HD SDI 视频传输。以上应用需要发射器和接收 器在相同频率操作。同步所有的 SerDes 参考时钟到一个高精度网络参考时钟（例如， Stratum 3 或 GPS ），保证所有节点同步。在这些应用中，基于低带宽PLL 时钟提供漂移 和抖动滤波（抖动消除），以确保网络级同步。在网络线路卡 PLL 应用中，带有压控振 荡器（VCO ）的专用抖动衰减时钟或分立PLL 是 SerDes 定时首选的时钟解决方案。为了 获得最佳性能，抖动衰减时钟应放置在时钟树末端，直接驱动 SerDes 器件，时钟发生器 和缓冲器可为其他系统提供参考。 Free-Running Clock Trees Div Div PLL Div Div Dual XOs XO + Clock Buffer Crystal + Clock Generator 1-2 reference clocks Low jitter clock fanout Cl