[信息与通信]数字电路.ppt

辅助端功能 a b c d e f g RBI BI/RBO LT GND A2 A0 A3 VCC 1K×7 7448 1 Ye Yf Yg Ya Yb Yc Yd A2 A0 A3 A1 VCC A1 用7448驱动BS201A的连接电路 RBI RBO RBI RBO RBI RBO RBI RBO RBI RBO RBI RBO RBI RBO RBI RBO 1 1 7448 有灭零控制的8位数码显示系统 7448 7448 7448 7448 7448 7448 7448 3.3.4 译码器的应用 1、用二进制译码器实现逻辑函数 ②画出用二进制译码器和与非门实现这些函数的接线图。 ①写出函数的标准与或表达式，并变换为与非-与非形式。 2、用二进制译码器实现码制变换 十进制码 8421码 小结 　把代码状态的特定含义翻译出来的过程称为译码，实现译码操作的电路称为译码器。实际上译码器就是把一种代码转换为另一种代码的电路。 　译码器分二进制译码器、十进制译码器及字符显示译码器，各种译码器的工作原理类似，设计方法也相同。 　二进制译码器能产生输入变量的全部最小项，而任一组合逻辑函数总能表示成最小项之和的形式，所以，由二进制译码器加上或门（变换为与非）即可实现任何组合逻辑函数。此外，用4线-16线译码器还可实现BCD码到十进制码的变换。 4选1数据选择器 真值表 逻辑表达式 地址变量 输入数据 由地址码决定从４路输入中选择哪１路输出。 集成数据选择器 集成双4选1数据选择器74LS153 选通控制端S为低电平有效,即S=0时芯片被选中，处于工作状态；S=1时芯片被禁止，Y≡0。 集成8选1数据选择器74LS151 74LS151的真值表 小结 　数据选择器是能够从来自不同地址的多路数字信息中任意选出所需要的一路信息作为输出的组合电路，至于选择哪一路数据输出，则完全由当时的选择控制信号决定。 　数据选择器具有标准与或表达式的形式，提供了地址变量的全部最小项，并且一般情况下，Di可以当作一个变量处理。因为任何组合逻辑函数总可以用最小项之和的标准形式构成。所以，利用数据选择器的输入Di来选择地址变量组成的最小项mi，可以实现任何所需的组合逻辑函数。 1、半加器 半加器和全加器 能对两个1位二进制数进行相加而求得和及进位的逻辑电路称为半加器。 加数 本位的和 向高位的进位 1、全加器 能对两个1位二进制数进行相加并考虑低位来的进位，即相当于3个1位二进制数相加，求得和及进位的逻辑电路称为全加器。 Ai、Bi：加数， Ci-1：低位来的进位，Si：本位的和， Ci：向高位的进位。 全加器的逻辑图和逻辑符号 实现多位二进制数相加的电路称为加法器。 1、串行进位加法器 加法器 构成：把n位全加器串联起来，低位全加器的进位输出连接到相邻的高位全加器的进位输入。 特点：进位信号是由低位向高位逐级传递的，速度不高。 2、并行进位加法器（超前进位加法器） 进位生成项 进位传递条件 进位表达式 和表达式 4位超前进位加法器递推公式 加法器的级连 集成二进制4位超前进位加法器 本节小结 　能对两个1位二进制数进行相加而求得和及进位的逻辑电路称为半加器。 　能对两个1位二进制数进行相加并考虑低位来的进位，即相当于3个1位二进制数的相加，求得和及进位的逻辑电路称为全加器。 　实现多位二进制数相加的电路称为加法器。按照进位方式的不同，加法器分为串行进位加法器和超前进位加法器两种。串行进位加法器电路简单、但速度较慢，超前进位加法器速度较快、但电路复杂。 　加法器除用来实现两个二进制数相加外，还可用来设计代码转换电路、二进制减法器和十进制加法器等。 用来完成两个二进制数的大小比较的逻辑电路称为数值比较器，简称比较器。 1位数值比较器 设A＞B时L1＝1；A＜B时L2＝1；A＝B时L3＝1。得1位数值比较器的真值表。 逻辑表达式 集成数值比较器 真值表 从高位到底为顺序判断大小。 * * * * 3 逻辑代数及运算规则 数字电路要研究的是电路的输入输出之间的逻辑关系，所以数字电路又称逻辑电路，相应的研究工具是逻辑代数（布尔代数）。 在逻辑代数中，逻辑函数的变量只能取两个值（二值变量），即0和1。 乘运算规则: 加运算规则: 1、逻辑代数基本运算规则 非运算规则: 0+0=0 ，0+1=1 ，1+0=1，1+1=1 0?0=0 0?1=0 1?0=0 1?1=1 A ＝ A A?0 =0 A?1 =A A?A =A A?A =0 0=1 1=0 A+0 =A，A+1 =1，A+A =A， A+A =1 2.逻辑代数运算规律 交换律: A+B = B+A AB