[信息与通信]EDA第4章_VHDL设计初步.pptVIP

4.5 一般加法计数器设计 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY CNT10 IS PORT (CLK,RST,EN : IN STD_LOGIC; CQ : OUT STD_LOGIC_VECTOR(3 DOWNTO 0); COUT : OUT STD_LOGIC ); END CNT10; ARCHITECTURE behav OF CNT10 IS BEGIN PROCESS(CLK, RST, EN) VARIABLE CQI: STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN IF RST = 1 THEN CQI:= (OTHERS =0) ; --计数器复位 ELSIF CLKEVENT AND CLK=1 THEN --检测时钟上升沿 IF EN = 1 THEN --检测是否允许计数 IF CQI 1001 THEN CQI:= CQI + 1; --允许计数 ELSE CQI:=(OTHERS=0);--大于9，计数值清零 END IF; END IF; END IF; IF CQI = 1001 THEN COUT = 1; --计数大于9，输出进位信号 ELSE COUT = 0; END IF; CQ = CQI; --将计数值向端口输出 END PROCESS; END behav; 4.5.1 相关语法 变量 主要用于数据的暂存。 省略赋值操作符（OTHERS=X） 为了简化表达才使用短语“(OTHERS=X)”，这是一个省略赋值操作符，它可以在较多位的位矢量赋值中作省略化的赋值，如以下语句： SIGNAL d1 : STD_LOGIC_VECTOR(4 DOWNTO 0); VARIABLE a1 : STD_LOGIC_VECTOR(15 DOWNTO 0); ... d1 = (OTHERS = 0‘ )； a1 := (OTHERS = 0‘ ) ； 等同于d1= “00000”； a1:= “0000000000000000” 这种表述与位矢量长度无关，优点在于给大的位矢量赋值时简化了描述。 4.5.2 程序分析 图4-14 例4-22的RTL电路（Synplify综合） 图4-15 例4-22的工作时序 4.5.3 含并行置位的移位寄存器设计 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY SHFRT IS -- 8位右移寄存器 PORT ( CLK，LOAD : IN STD_LOGIC; DIN : IN STD_LOGIC_VECTOR(7 DOWNTO 0); QB : OUT STD_LOGIC ); END SHFRT; ARCHITECTURE behav OF SHFRT IS BEGIN PROCESS (CLK, LOAD) VARIABLE REG8:STD_LOGIC_VECTOR(7 DOWNTO 0); BEGIN IF CLKEVENT AND CLK = 1 THEN IF LOAD = 1 THEN -- 装载新数据 REG8:= DIN; ELSE REG8(6 DOWNTO 0):= REG8(7 DOWNTO 1);右移 END IF; END IF; QB = REG8(0); -- 输出最低位 END PROCESS; END behav; 工作时序图 （1）在第一个时钟到来时，LOAD恰为高电平,此时DIN口上的8位数据