[工学]哈工程第5章_触发器.ppt

(5) 列出真值表 X X X X 0 0 0 0 0 0 1 1 1 0 0 1 1 0 1 1 0 1 0 0 0 1 1 0 1 1 0 1 1 1 1 0 X X X X 0 0 0 0 0 0 1 1 1 0 0 1 1 0 1 1 0 1 0 0 0 1 1 0 1 1 0 1* 1 1 1 1* 主 从 S R J K Q Q’ Q Q’ CLK 二、脉冲触发方式的动作特点 主 从 S R J K Q Q’ Q Q’ CLK 5.5 边沿触发的触发器 为了提高可靠性，增强抗干扰能力， 希望触发器的次态仅取决于CLK的下降沿（或上升沿）到来 时的输入信号状态，与在此前、后输入的状态没有关系。 用CMOS传输门的边沿触发器 维持阻塞触发器 用门电路tpd的边沿触发器 · · · 一、电路结构和工作原理 利用CMOS传输门的边沿触发器 X X X 0 X 0 1 X 1 5.6 触发器的逻辑功能及其描述方法 5.6.1 触发器按逻辑功能的分类 时钟控制的触发器中 由于输入方式不同（单端，双端输入）、次态（ ）随输入变化的规则不同 一、SR触发器 1. 定义，凡在时钟信号作用下，具有如下功能的触发器称为SR触发器 0 0 0 0 0 0 1 1 1 0 0 1 1 0 1 1 0 1 0 0 0 1 1 0 1 1 0 1* 1 1 1 1* 二、JK触发器 1.定义 0 0 0 0 0 0 1 1 1 0 0 1 1 0 1 1 0 1 0 0 0 1 1 0 1 1 0 1 1 1 1 0 三、T触发器 1. 定义：凡在时钟信号作用下，具有如下功能的触发器 0 0 0 0 1 0 1 0 1 1 1 0 四、D触发器 1. 定义：凡在时钟信号作用下，具有如下功能的触发器 0 0 0 0 1 0 1 0 1 1 1 1 逻辑功能： 是 与输入及 在CLK作用后稳态之间的关系 （RS, JK, D, T） 电路结构形式： 具有不同的动作特点（转换状态的动态过程） （同步，主从，边沿） 5.7 触发器的动态特性 一、输入信号宽度 二、传输延迟时间 一、建立时间 二、保持时间 三、传输延迟时间 四、最高时钟频率 本章小结：触发器的结构 RD Q CP SD D D 触发器的工作波形 RD K CP SD J 下降沿触发的J-K触发器工作波形 Q Q K J Q SD RD CP TG1 ≥1 Q D CMOS传输门构成的D触发器 TG3 TG2 ≥1 ≥1 TG4 ≥1 1 Q 1 Q CP CP CP CP CP CP CP CP G1 SD RD G2 G3 G4 Q Q主 Q主 1 1 CP CP CP 　　触发器的状态转移发生在CP上升沿到达的时刻，且接受这一时刻的输入激励信号D，状态方程为 TG1 ≥1 D CMOS传输门构成的J-K触发器 TG3 TG2 ≥1 ≥1 TG4 ≥1 1 Q 1 Q CP CP CP CP G1 SD RD G2 G3 G4 Q主 Q主 1 1 CP CP ＆ ＆ ≥1 J K Q Q CP CP CP CP CP 　　与CMOS传输门构成的D边沿触发器相比较，有 F G R S CP A B Q Q C E SD RD ● ● a b 维持－阻塞R-S触发器 下降沿触发的J-K触发器 J K CP A Q Q ≥1 RD SD B D C ≥1 F E H G 王金明 编著 《 数字系统设计与Verilog HDL（第2版）》 电子工业出版社. 2005. 检索号: TP271/W24. 图书馆4F借阅书库 本书按照“器件—软件—语言”的顺序介绍数字系统设计的方法、CPLD/FPGA器件、典型的EDA设计软件和Verilog? HDL硬件描述语言。以具体的实例，详细介绍用Quartus?II、MAX+plus?II进行原理图设计和文本设计开发的过程。??? Verilog?HDL数字设计是本书的重点，同时对仿真和模拟也做了深入阐述，讨论了设计方法和设计优化的问题。以大量经过验证的数字设计实例为依据，全面阐述了Verilog?HDL硬件设计开发的方法与技术。 参考作业 5.1、5.2、5.4、5.5、5.9、5.11、5.12（五版） 4.1、4.2、4.4、4.5、4.8、4.9、4.10 （四版） 5.14、5.15、5.18、5.20、5.24、5.25（五版） 4.11、4.12