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第五讲基本时序逻辑电路设计 2010 年 12 月 基本时序逻辑电路设计 时序逻辑电路的基本知识 时序逻辑电路的VHDL描述 同步时序逻辑电路和异步时序逻辑电路 时序逻辑电路的基本知识 时序逻辑电路的电路特征： •时序电路的输出信号不仅取决于电路当时 的输入，还取决于电路原来的状态，体现 了“记忆”特性。 •从电路行为上讲，不管输入如何变化，仅 当时钟的沿（上升沿或下降沿）到达时， 才有可能使输出发生变化。触发器由时钟 信号来触发，控制翻转时刻，而对触发器 翻转到何种状态并无影响。 时序逻辑电路的两个基本组成部分： • 用来计算输入和寄存器的函数值的逻辑 • 用来保持时序逻辑电路状态的存储单元 同步时序 描述时序逻辑电路的基本方式： 表达式 （输出逻辑表达式、存储单元驱动 表达式、触发器状态方程）； 状态转换图/表； 时序图 设计时序逻辑电路的基本方法： •寄存器传输级模型（RTL）： 根据时序图把行为描述成寄存器值的转换 •状态机： 根据状态转换图/表描述状态机的行为 状态转换图 寄存器传输级结构 分析一个时序电路，就是要找出给定时序电路的逻辑 功能。具体地说，就是要求找出电路的状态和输出状 态在输入变量和时钟信号作用下的变化规律 。 T型触发器 输出方程 Y XQ n C 驱动方程 T X 状态方程 Qn +1 X Qn +XQ n 触发器特征方程 Qn +1 T Qn +TQn n Y XQ C Qn +1 X Qn +XQ n X Qn Qn+1 Y 0 0 1 0 0 1 0 0 1 0 0 0 1 1 1 1 X Qn Qn+1 Y 0 0 1 0 0 1 0 0 1 0 0 0 1 1 1 1 寄存器传输级时序模型 • D触发器 • 触发器应用电路 • 计数器设计（同步、异